单一位线半导体存储元件的感测电路制造技术

一种感测电路，用来感测逻辑数据，一存储器单元电连接于一位线，该感测电路包含有一第一预先充电模块，电连接于该位线，用来进行预先充电；一选择模块，电连接于该位线及一第一数据线之间，用来传送信号并隔离电容；一第二预先充电模块，电连接于该第一数据线，用来进行预先充电；一第一电压维持模块，电连接于该第一数据线，用来将该第一数据线的信号维持于高电压电平；一隔离模块，电连接于该第一数据线及一第二数据线之间，用来传送信号并隔离电容；以及一第三预先充电模块，电连接于该第二数据线，用来进行预先充电。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术提供一种感测电路(Sense Out Circuit)，尤指一种使用于单一位线的半导体存储元件、且包含有一电压维持模块(Keeper)的感测电路。
技术介绍
在目前市面上的各种电子产品中，存储器向来为其中十分重要而不可或缺的元件之一。存储器依照存储数据方式的不同可分为易失性存储器及非易失性存储器两大类，其中易失性存储器是指存储于该存储器中的数字数据于切断电源供应之后即会消失不见的数据存储装置，易失性存储器的优点在于其存取速度快，常用来作为高速的处理单元与其他电路之间的缓冲器，但是易失性存储器却具有无法在切断电源供应的状态下继续保有数据，例如DRAM、SDRAM等产品均属于易失性存储器的一种。而非易失性存储器则指存储于该存储器中的数字数据于切断电源供应之后仍能够继续保存的数据存储装置，非易失性存储器的优点即在于其能在切断电源供应的状态下持续保有数据，而缺点则为其存取速度不似易失性存储器一般快速，如ROM、快闪存储器等产品则属于非易失性存储器的范畴。存储器应用的领域非常广泛，除了在一般个人电脑中发挥作为数据存储装置的功能之外，随着信息科技产业的日渐成熟，上述的各式各样的存储器均被大量地运用于如笔记型电脑、个人数字助理(Personal DigitalAssistant，PDA)、移动电话、数字照相机等的电子产品当中，以作为上述各种电子产品存储数字数据的工具。一般来说，设置于一电子产品中的存储器会依照该电子产品的控制信号来进行下列数种主要的操作模式，即写入模式(Write Mode or ProgramMode)、擦除模式(Erase Mode)、及读取模式(Read Mode)。其中在写入模式中，该电子产品会依照上述控制信号的指示将数字数据写入该存储器中特定的存储地址中；在擦除模式中，该电子产品会依照上述控制信号的指示将该存储器中特定的存储地址中所存储的数字数据予以清除；而在读取模式中，该电子产品则会依照上述控制信号的指示将该存储器中特定的存储地址中所存储的数字数据读取出来。在一存储器当中，通常包含有一感测电路(Sense Out Circuit or SensingAmplifier)，电连接于该存储器中用来存储数字数据的存储器单元阵列，以依照控制信号的指示将该存储器单元阵列中特定的存储地址所存储的数据读取出来。在1998 Symposium on VLSI Circuits Digest of Technical Papers第158～161页中即揭露了一感测电路的结构，请参阅图1，图1中显示现有技术的单一位线只读存储器(Single Bit Line ROM)的感测电路的电路图。于图1中，该只读存储器包含有一感测电路10及一存储器单元阵列20，其中存储器单元阵列20包含有多个存储器单元22，存储器单元22的地址是经由多条字元线(Word Line)WL1～WLn及多条位线BL1～BLm来定义，亦即每一条字元线及每一条位线的交叉处均具有一存储器单元22电连接至该字元线及该位线。图1中，存储器单元22为一NMOS电晶体，其漏极电连接于该位线，其门极电连接于该字元线，而其源极则接地。接下来将以上述的位线BL1～BLm中的其中一条为例(例如位线BL1)进行说明，位线BL1电连接于感测电路10，感测电路10包含有一第一预先充电模块12，电连接于位线BL1，用来对位线BL1进行预先充电，此处第一预先充电模块12为一NMOS电晶体，其漏极电连接于位线BL1，其门极电连接于一控制信号Y1b，其源极则接地，用来将位线BL1预先充电至0V；一选择模块14，电连接于位线Y1b及一数据线DL之间，用来依据互补的控制信号Y1及Y1b将位线Y1b的信号传送至数据线DL，此处选择模块14为由一NMOS电晶体及一PMOS电晶体所组成的传输门(TransmissionGate)，并由控制信号Y1及Y1b控制其开闭；一第二预先充电模块16，用来对数据线DL进行预先充电，此处第二预先充电模块16为一PMOS电晶体，其漏极电连接于数据线DL，其门极电连接于一控制信号PRE，其源极则电连接于一电源供应电压VDD，用来将数据线DL预先充电至VDD；以及一感测闩锁模块18，如图1所示，电连接于数据线DL，用来感测数据线DL上的数字信号并闩锁该数字信号以于一输出信号线OUT上产生一输出信号。请注意，于上一段中虽仅以一条位线BL1为例说明，但是于实际应用中通常会有多条位线分别通过选择模块14电连接于同一条数据线DL上，如图1所示。接下来将说明图1中只读存储器利用感测电路10读取数据的流程。当该只读存储器欲读取存储器单元阵列20中所存储的数字数据时，其控制单元(未显示于图1中)会利用控制信号控制第一预先充电模块12以将与所欲读取的地址相对应的位线(例如位线BL1)预先充电至0V，再利用控制信号Y1及Y1b开启选择模块14。接下来，再利用控制信号PRE控制第二预先充电模块16以将数据线DL及位线BL1预先充电至VDD。最后，其控制单元会将高电位输入至与所欲读取的地址相对应的字元线(例如字元线WL1)，以将被选取的存储器单元22(此时为字元线WL1及位线BL1的交叉处的存储器单元22)中所存储的数字数据，通过位线BL1、数据线DL、及感测闩锁模块18输出至输出信号线OUT。然而，图1中的感测电路10却具有以下重大的缺陷。首先，当存储器单元22中所存储的数字数据为逻辑值“0”时，存储器单元22被程序化于低临界电压(Low Threshold Voltage)的状态，此时若欲将此一存储器单元22中所存储的逻辑值“0”读取出来的话，被选取的位线BL1及数据线DL必须先被充电至VDD，再经由被开启的存储器单元22连接至地的路径放电至0V，才能完成读取的动作。由于位线BL1电连接于十分大量的存储器单元22而数据线DL亦电连接于许多的选择模块14，因此位线BL1及数据线DL均因具有十分长的布局图形而代表着非常大的寄生电容。故于读取逻辑值“0”的过程当中，不论是第二预先充电模块16或者是被选取的存储器单元22均须对位线BL1及数据线DL的庞大电容充放电，而这将造成该只读存储器读取数据的速度受到很大的限制。同时对位线BL1及数据线DL的庞大电容进行充放电，亦将造成十分大量的动态功率(Active Power)消耗。
技术实现思路
因此本专利技术的主要目的在于提供一种使用于一单一位线的半导体存储元件、且包含有一电压维持模块(Keeper)的感测电路，以解决上述现有的问题。根据本专利技术一方面，提供一种半导体存储元件的感测电路，用来感测该半导体存储元件的存储器单元中所存储的逻辑数据，该存储器单元电连接于一位线，该感测电路包含有一第一预先充电模块，电连接于该位线，用来对该位线进行预先充电；一选择模块，电连接于该位线及一第一数据线之间，用来依据一第一控制信号将该位线的信号传送至该第一数据线，并隔离该位线及该第一数据线的电容；一第二预先充电模块，电连接于该第一数据线，用来对该第一数据线进行预先充电；一第一电压维持模块，电连接于该第一数据线，用来在该存储器单元中存储逻辑值“1”时，将该第一数据线的信号维持于高电压电平；一隔离模块，电连接于该第一数据线及一第二数据线之间，本文档来自技高网...

【技术保护点】
一种半导体存储元件的感测电路，用来感测该半导体存储元件的存储器单元中所存储的逻辑数据，该存储器单元电连接于一位线，该感测电路包含有：一第一预先充电模块，电连接于该位线，用来对该位线进行预先充电；一选择模块，电连接于该位线及一 第一数据线之间，用来依据一第一控制信号将该位线的信号传送至该第一数据线，并隔离该位线及该第一数据线的电容；一第二预先充电模块，电连接于该第一数据线，用来对该第一数据线进行预先充电；一第一电压维持模块，电连接于该第一数据线，用 来在该存储器单元中存储逻辑值“１”时，将该第一数据线的信号维持于高电压电平；一隔离模块，电连接于该第一数据线及一第二数据线之间，用来依据一第二控制信号将该第一数据线的信号传送至该第二数据线，并隔离该第一数据线及该第二数据线的电容；以 及一第三预先充电模块，电连接于该第二数据线，用来对该第二数据线进行预先充电。

【技术特征摘要】
1.一种半导体存储元件的感测电路，用来感测该半导体存储元件的存储器单元中所存储的逻辑数据，该存储器单元电连接于一位线，该感测电路包含有一第一预先充电模块，电连接于该位线，用来对该位线进行预先充电；一选择模块，电连接于该位线及一第一数据线之间，用来依据一第一控制信号将该位线的信号传送至该第一数据线，并隔离该位线及该第一数据线的电容；一第二预先充电模块，电连接于该第一数据线，用来对该第一数据线进行预先充电；一第一电压维持模块，电连接于该第一数据线，用来在该存储器单元中存储逻辑值“1”时，将该第一数据线的信号维持于高电压电平；一隔离模块，电连接于该第一数据线及一第二数据线之间，用来依据一第二控制信号将该第一数据线的信号传送至该第二数据线，并隔离该第一数据线及该第二数据线的电容；以及一第三预先充电模块，电连接于该第二数据线，用来对该第二数据线进行预先充电。2.如权利要求1所述的感测电路，其中该第一电压维持模块包含有一PMOS电晶体，其源极电连接于一电源供应电压，其漏极电连接于该第一数据线；以及一NAND逻辑门，包含有二输入端及一输出端，该二输入端电连接于该第一数据线，该输出端电连接于该PMOS电晶体的门极。3.如权利要求1所述的感测电路，其另包含有一第二电压维持模块，电连接于该第二数据线，用来于该存储器单元中存储逻辑值“1”时，将该第二数据线的信号维持于高电压电平。4.如权利要求3所述的感测电路，其中该第二电压维持模块包含有一PMOS电晶体，其源极电连接于一电源供应电压，其漏极电连接于该第二数据线；以及一NAND逻辑门，包含有二输入端及一输出端，该二输入端电连接于该第二数据线，该输出端电连接于该PMOS电晶体的门极。5.如权利要求4所述的感测电路，其另包含有一波形整形模块，电连接于该第二数据线，用来感测该第二数据线的信号以在一输出信号线产生一输出信号。6.如权利要求5所述的感测电路，其中该波形整形模块包含有一第一反向器，包含有一输入端及一输出端，该第一反向器的输入端电连接于该第二数据线；一第二反向器，包含有一输入端及一输出端，该第二反向器的...

【专利技术属性】
技术研发人员：黄世煌，
申请(专利权)人：联发科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]