半导体存储器件和用于运行半导体存储器件的方法技术

本发明专利技术涉及一种半导体存储器件（１），以及涉及一种用于运行半导体存储器件（１）的方法，所述半导体存储器件具有多个存储单元阵列（３ａ、３ｂ、３ｃ、３ｄ），所述存储单元阵列分别具有多个存储单元子阵列（８ａ、８ｂ、８ｃ、８ｄ），其中所述方法包括以下步骤：如果应存取一个或者多个包含在第一存储单元子阵列（８ａ）或者第一批存储单元中的存储单元，那么激活（ＡＣＴ）第一存储单元子阵列（８ａ）或者第一存储单元子阵列（８ａ）的包含在第一批存储单元中的存储单元，尤其激活位于第一存储单元子阵列（８ａ）的同一行或列中的存储单元；存取（ＲＤ）一个或者多个相应的存储单元；其特征在于，所述方法另外包括以下步骤：如果应该对一个或者多个其他存储单元进行存取，而所述其他存储单元被包含在与第一存储单元子阵列（８ａ）属于相同存储单元阵列（３ａ、３ｂ、３ｃ、３ｄ）的第二存储单元子阵列（８ｃ）中，则使第一存储单元子阵列（８ａ）或者第一存储单元子阵列（８ａ）的包含在第一批存储单元中的存储单元保持在激活状态。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种按照权利要求1的前序部分所述的用于运行半导体存储器件的方法，以及涉及一种按照权利要求7的前序部分所述的半导体存储器件。在半导体存储器件中，在所谓的功能存储器件(例如PLA、PAL等)和所谓的表存储器件(例如ROM器件(ROM＝只读存储器或者定值存储器)和RAM器件(RAM＝随机存取存储器或者读写存储器))之间来进行区分。RAM器件是一种存储器，其中在预给定地址之后存储数据，并且以后可以在该地址下再次读取数据。相应的地址可以经由所谓的地址端口或者地址输入引脚被输入到RAM器件中；为了输入和输出数据，设置有多个(例如16个)所谓的数据端口或者数据输入/输出引脚(I/O或者输入/输出)。通过将相应的信号(例如读/写信号)施加到写/读选择端口或者引脚可以选择是应该(瞬时)存储数据还是应该读取数据。因为应该在RAM器件中安置尽可能多的存储单元，所以人们努力尽可能简单地实现这些存储单元。在所谓的SRAM(SRAM＝静态随机存取存储器)中，单个存储单元例如由几个(例如六个)晶体管组成，而在所谓的DRAM(DRAM＝动态随机存取存储器)中，单个存储单元通常只由相应被控制的唯一一个电容器组成，利用该电容器的电容，一个位分别可以被存储为电荷。当然，该电荷只维持短时间；因此，通常必须例如大约每隔64ms执行一次所谓的“更新”。出于技术原因，在存储器、尤其是DRAM器件中，单个存储单元(以大量行和列彼此相邻)被布置成矩形矩阵或者矩形阵列。为了获得相应高的总存储容量，和/或为了达到尽可能高的数据读或写速度，代替唯一的阵列，在单个RAM器件或者芯片(“多库芯片”)中设置了多个(例如四个)基本上为矩形的单阵列(所谓的“存储库”)。为了执行写或读存取，必须运行某一确定的指令序列首先，例如尤其分配给特定单阵列(“存储库”)的(并且通过行地址定义的)相应字线借助于字线激活指令(激活指令(ACT))被激活。随后，借助于相应的读或写指令(读(RD)或写(WT)指令)使得相应地输出(或输入)通过相应的列地址正确指定的相应数据。然后，相应的字线借助于字线去活指令(例如预充电指令(PRE指令))再次被去活，并且相应的阵列(“存储库”)被准备给下一字线激活指令(激活指令(ACT))。为了保证DRAM器件的无错误工作，必须遵守特定的时间条件。例如特定的时间间隔tRCD必须位于字线激活指令(ACT指令)和相应的读(或写)指令(RD或(WT)指令)之间(所谓的RAS-CAS延迟)。例如从读出放大器(“senseamplifier”)为了放大由通过字线被询问的存储单元提供的数据所需要的时间得出RAS-CAS延迟。相应地，在紧接读(或写)指令(RD(或WT)指令)的字线去活指令(PRE指令)和后面的字线激活指令(ACT指令)之间必须遵守相应的时间间隔tRP(所谓的“行预充电时间”延迟)。通过上述在单个DRAM器件中设置多个彼此独立的阵列(“存储库”)(针对所述阵列由相应的存储器件控制装置(“存储器控制器”)分别彼此独立地产生相应的字线激活指令和字线去活指令等)，可以减小总共为该器件所产生的在写或读数据时出现的延迟时间，并且因此提高DRAM器件的效率(例如这是因为在多个不同的阵列(“存储库”)时可以同时或者时间重叠地执行相应的写或读存取)。为了进一步提高相应的DRAM器件的效率，在输出相应的字线激活指令(ACT指令)和相应的读(或写)指令(RD(或WT)指令)之后，可以由相应的存储器件控制装置(“存储器控制器”)首先将相应的字线保持在激活状态(也即相应的字线去活指令(PRE指令)首先被抑制)。于是，如果随后在相应的阵列(“存储库”)中存取一个或者多个存储单元(从统计学观点看这种情况比较常见)，而该存储单元与上一次被存取的那个(那些)存储单元被分配给相同的字线或行，那么可以不用输出另一字线激活指令(ACT指令)。取而代之，相应的读(或写)指令(RD(或WT)指令)可以被存储器件控制装置(“存储器控制器”)输出给相应的阵列(“存储库”)(并且因此能够实现在没有相应的RAS-CAS延迟tRCD出现的情况下，立即读出(或者输入)相应的数据)。只有当随后应该在相应的阵列(“存储库”)中存取一个或者多个存储单元(从统计学观点看这种情况比较不常见)时，而该存储单元与上一次存取的那个(那些)存储单元被分配给不同的字线或行，那么通过输出相应的字线去活指令(PRE指令)来去活上次所使用的相应字线，并且然后激活新的字线(通过输出相应的另一字线激活指令(ACT指令))。本专利技术的任务在于，提供一种用于运行半导体存储器件的新型方法，以及提供一种新型的半导体存储器件。本专利技术通过权利要求1和7的主题来实现该目标和其他目标。本专利技术有利的扩展方案在从属权利要求中给出。下面，根据实施例和附图进一步描述本专利技术。在附图中附图说明图1示出按照本专利技术实施例的具有多个阵列和一个存储器件控制装置的半导体存储器件的结构示意图；图2示出在图1中所示的半导体存储器件的阵列片段的结构示意详图；图3示出在图2中所示的阵列片段的部分片段的结构示意详图；和图4示出在控制图1、2和3中所示的阵列/子阵列时所使用的信号的示意性时序图。在图1中示出了按照本专利技术实施例的半导体存储器件1或者半导体存储芯片、以及中央存储器件控制装置5的结构示意图。半导体存储器件1例如可以涉及基于CMOS技术的表存储器件，例如RAM存储器件(RAM＝随机存取存储器或者读写存储器)、尤其是DRAM存储器件(DRAM＝动态随机存取存储器或者动态读写存储器)。在半导体存储器件1中，在例如通过存储器件控制装置5输入相应的地址之后，数据被存储在各个地址下，并且以后在该地址下再次被读出。可以以多个、例如两个连续步骤输入地址(例如首先是行地址和可能的列地址的一部分(和/或可能的其他地址部分或者它们的一部分(见下))，然后是列地址(或者列地址的剩余部分、和/或-只有现在-上述其他地址部分(或者它们的剩余部分)(见下))，等等)。通过例如由存储器件控制装置5施加相应的控制信号(例如读/写信号)可以分别选择，是应该存储数据还是读出数据。如下面将更详细描述的那样，被输入到半导体存储器件1中的数据在那里被存储在相应的存储单元中，并且以后再次从相应的存储单元中被读出。每个存储单元例如由几个元件、尤其只由一个相应被控制的唯一一个电容器组成，利用该电容器的电容，每个位分别可以被存储为电荷。从图1中得知，特定数量的存储单元(分别以多行和列彼此相邻)分别以矩形或者正方形阵列(“存储库”)3a、3b、3c、3d平铺地被布置，使得在阵列3a、3b、3c、3d中根据所包含的存储单元的数量例如可以分别存储32MBit、64MBit、128MBit、256MBit等。在图1中另外示出，半导体存储器件1具有多个(例如四个)存储单元阵列3a、3b、3c、3d(这里存储库0-3)，其中所述存储单元阵列基本上相同地被构建、在器件表面上均匀地被分配并且通过上述存储器件控制装置5基本上彼此独立地被控制，因此，针对半导体存储器件1相应地得出例如128MBit、256MBit、512Mbit、或者1024MBit(或1Gbit)的总存储容量。通过设置多个基本上独立的阵列3a本文档来自技高网...

【技术保护点】
用于运行半导体存储器件（１）的方法，所述半导体存储器件具有多个存储单元阵列（３ａ、３ｂ、３ｃ、３ｄ），所述存储单元阵列分别具有多个存储单元子阵列（８ａ、８ｂ、８ｃ、８ｄ），其中所述方法具有以下步骤：－如果应存取一个或者多个包含在第一 存储单元子阵列（８ａ）或者第一批存储单元中的存储单元，那么激活（ＡＣＴ）第一存储单元子阵列（８ａ）或者第一存储单元子阵列（８ａ）的包含在第一批存储单元中的存储单元，尤其激活位于第一存储单元子阵列（８ａ）的同一行或列中的存储单元；－存 取（ＲＤ）一个或者多个相应的存储单元；其特征在于，所述方法另外包括以下步骤：－如果应该对一个或者多个其他存储单元进行存取，而所述其他存储单元被包含在与第一存储单元子阵列（８ａ）属于相同存储单元阵列（３ａ、３ｂ、３ｃ、３ｄ）的 第二存储单元子阵列（８ｃ）中，则使第一存储单元子阵列（８ａ）或者第一存储单元子阵列（８ａ）的包含在第一批存储单元中的存储单元保持在激活状态。

【技术特征摘要】
【国外来华专利技术】DE 2003-8-28 10339665.91.用于运行半导体存储器件(1)的方法，所述半导体存储器件具有多个存储单元阵列(3a、3b、3c、3d)，所述存储单元阵列分别具有多个存储单元子阵列(8a、8b、8c、8d)，其中所述方法具有以下步骤-如果应存取一个或者多个包含在第一存储单元子阵列(8a)或者第一批存储单元中的存储单元，那么激活(ACT)第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元，尤其激活位于第一存储单元子阵列(8a)的同一行或列中的存储单元；-存取(RD)一个或者多个相应的存储单元；其特征在于，所述方法另外包括以下步骤-如果应该对一个或者多个其他存储单元进行存取，而所述其他存储单元被包含在与第一存储单元子阵列(8a)属于相同存储单元阵列(3a、3b、3c、3d)的第二存储单元子阵列(8c)中，则使第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元保持在激活状态。2.按照权利要求1所述的方法，其中如果应该对一个或者多个其他存储单元进行存取，而所述其他存储单元被包含在与第一和第二存储单元子阵列(8a)属于相同存储单元阵列(3a、3b、3c、3d)的第三存储单元子阵列(8b)中，则第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元被去活(PRE)。3.按照权利要求2所述的方法，其中如果第三存储单元子阵列(8b)使用也可以由第一存储单元子阵列(8a)使用的装置(10b)、尤其是读出放大器装置，则第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元被去活(PRE)，并且其中如果由第三存储单元子阵列(8b)使用的装置(10b)、尤其是读出放大器装置不被第一存储单元子阵列(8a)使用或者不能由第一存储单元子阵列(8a)使用，则第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元被保持在激活状态。4.按照上述权利要求之一所述的方法，其中为了激活第一存储单元子阵列(8a)或者第一存储单元子阵列(8a)的包含在第一批存储单元中的存储单元，采用激活信号(ACT)。5.按照权利要求4所述的方法，其中响应于激活信号(ACT)，由第一存储单元子阵列(8a)所使用的读出放大器装置读出被存储在第一批存储单元中的或者被存储在第一存储单元子阵列(8a)的存储单元中的数据。6.按照权利要求5所述的方法，其中响应于在激活信号(ACT)之后所输出的读信号(RD)，首先相应的开关(16a、16b)被闭合，使得和读出放大器装置相连的线路(14、15)与第一存储单元子阵列(8a)的相应数据输入/输出线(13a、13b)相连接，并且然后通过选择信号(CSL)所选择的读出放大器装置尤其经由所述的线路(14、15)和数据输入/输出线(13...

【专利技术属性】
技术研发人员：M布罗克斯，
申请(专利权)人：英飞凌科技股份公司，
类型：发明
国别省市：DE[德国]