含有数据线位元切换传输晶体管的位元线感测放大器制造技术

一种电路及方法，用以实现随机存取存储器中具有数据线位元切换传输晶体管的位元线感测放大器。所述电路包括位元线感测放大器，包含有复数个第一ＭＯＳ晶体管；一对位元切换传输晶体管，作为场效晶体管开关，由第二ＭＯＳ晶体管组成，其栅极氧化层厚度大于该第一ＭＯＳ晶体管的栅极氧化层厚度；及一对数据线，分别连接该对位元切换传输晶体管之一端，其另一端分别连接至该位元线感测放大器的连接点。其中，随机存取存储器以ＣＭＯＳ技术制造，具有最佳化的操作特性，包含有良好的写入稳定性及高写入速度，且其位元切换场效晶体管的布局面积与芯片大小可最小化。

【技术实现步骤摘要】

本专利技术是有关于存储器集成电路的制造，特别是涉及到一种芯片面积最佳 化且强化写入速度的，含有数据线位元切换传输晶体管的位元线感测放大器及 其制造方法。
技术介绍
一般而言，以存储器集成电路方式建构的电子数据储存装置是由大量的存 储单元以矩阵或阵列的列与行方式安排而组成。这些阵列被一定数量的辅助单 元(或称为周边电路)所包围，以达成数据储存作业所需。数据储存作业是指该储 存装置中指定地址存储单元的数据写入及对应的数据读取，这些动作都在读/写使能及列/行地址选通(strobe)信号的控制之下，其中列与行地址是由适当的解码 内部存储器地址而得。以下将描述范围限缩到动态随机存取存储器(DRAM), 可涵括数据储存应用装置的大部分状况，亦可更完整的解释该电路的构成及运 作方式。以下以DRAM表示实体电路或数据单元与电路区块。对应于这些操作， 在存储器单元阵列的列与行之之外，尚有预充电电路与感测放大器(也可能被包 含在通用区块中)具有对存储单元进行读取/写入操作的输入/输出(I/O)闸功能。 其中，存储单元可简单的由一晶体管与一电容构成。其他功能区块为数据緩冲 或特殊的数据输入与数据输出的数据I/O驱动区块；存储地址的地址緩冲可为列 与行共同或分开使用，稍后的案例包含有分开的列地址与行地址緩冲区块；列(或 称为字元线)解码(及驱动)区块与行解码区块用以解码存储器地址； 一周边控制 电路区块，用以实现计时及控制功能，亦称为控制命令区块，用以同时处理所 有辅助区块的列与行地址选通信号及读/写使能信号的操作。上述信号包含有数 据输入、数据输出、存储地址、列与行选通及读/写使能，通常分别由一数据总 线、 一地址总线及一控制总线传递。DRAM的存储单元亦可由三晶体管电路或 更复杂的组态组成，多晶体管单元亦可用于静态随机存取存储器阵列，这些将 不会特别在本文中分别描述。半导体存储装置中的感测放大器皆为一感测微信号的放大电路，微信号即 非常低的电压或电流信号。典型的感测放大器为位元线感测放大器与I/O感测放大器。位元线感测放大器是用以感测位元线对上由存储单元产生的微信号，I/O感测放大器是用以感测数据线对上传输的信号并加以放大。这些工作可经由额 外的控制单元而结合以单一电路进行。感测放大器有多种实施方式，可分类为电流型及电压型，分别用以感测初始的电流差异或电压差异。电流型感测;故大 器是用以放大位元线对上的电流差，当操作于低电压及小振幅时效率最佳。随 着半导体存储器装置的密度增加，其工作供应电压与电流跟着降低，耗电量随之减少。在以互补金属氧化物半导体晶体管(CMOS)技术实施的DRAM中，用 以表示二进位状态其中之一的电压范围被缩小。这造成精确感测存储单元状态 的方法可靠度降低。由于半导体存储装置供应电压降低的趋势，即使使用特别 的电压型感测;改大器也难以感测位元线对上互补电位的电压差。在典型的DRAM中，数据并非直接由存储单元传输，而是在传输之前暂时 复制到感测放大器。 一般而言，感测放大器只储存一列的数据。若有一个动作 将实施在目前储存数据的列之外的一列数据，则有两个动作必须进行。第一个 动作为预充电动作，此时存储器中的位元线对将具有相同的中点电位。第二个 动作为感测动作，此时欲实施动作的列的数据被复制到感测放大器中。在预充 电动作与接续的感测动作期间，动作中的DRAM称为关闭状态。在其他的时间 中的DRAM称为开放状态。在先前技术中，DRAM的组态设定为在提供一控制 器数据传输要求服务之前需先行实施预充电及感测动作。 一般而言，DRAM是 通过比较需求存储器地址与目前存储器地址来进行侦测。若两个地址相同，则 数据由感测放大器传输，无需进行预充电或感测动作。若两个地址不同，则 DRAM进行预充电及感测动作，将数据由适当的列载入感测放大器中。在 一存要一控制电路，经常以行选择电路实施。行选择电路包含有一等化器，可于一 字元线被选择时使位元线对上的电压相等，藉以补偿位元线对的信号电位。如 此可产生一使能信号使位元线感测放大器开始运作，使数据可由存储单元经由 位元线对传输到位元线感测放大器，并将输出数据由位元线感测放大器传输至 数据线对。DRAM存储器内容存取的过程一般如下所述。 一地址緩冲器首先接收列地 址，然后为行地址。这些地址分别传送到对应的解码器，经解码后，该地址的存储单元输出其储存的数据，经感测放大器放大后再由一1/0闸传输至一数据输出緩冲。DRAM的中央部位为存储单元阵列，即为数据储存之处。存储单元阵 列是由许多存储单元组成，各存储单元通常可独立设址，用以储存单一位元数 据。存储单元是由字元线WLx(或列)及位元线BLx(或行)加以定义。存储单元具 有一电容，以电荷的型式保存数据，及一存取晶体管，作为选择该电容的开关。 该晶体管的栅极连接字元线WLx，其源极连接至位元线BLx。相邻的位元线为 一位元线对，其一为正规电压(BLx)线，另一为互补电压(BLx一bar)线。各位元线 对通常以某种称为感测放大器的差动放大器一同侦测。存储器存取是由一字元 线被选取(通过列地址解码)开始，此时，所有连接到该字元线的存取晶体管皆导 通。亦即，该列的所有存储单元皆被开启。各存储单元电容中的电荷被转移到 位元线上，造成各位元线上电位的差异。此电位差异被感测放大器侦测并放大。 被放大的电位差再被传送至由行地址使能的I/O闸，各1/0闸再依序将放大的信 号传送至数据输出緩沖。预充电电路在存储器存取作业中侦测存储数据的过程 扮演重要的角色。在存储器存取及字元线使能之前，预充电电路将所有位元线 对充电至一特定电位，通常为供应电压Vdd之一半，即Vdd/2。此时位元线对 被一晶体管短路而具有相同电位，该晶体管由等化器电路控制，通常为预充电 电路之一部分。由于位元线与储存电容电容量的不同，预充电电路的预充电和 电位等化动作相当重要。由于储存电容的容量远小于位元线，当电容经由存取 晶体管连接到位元线时，位元线的电位只会有很小的变化，通常在100 mV左右。 若储存电容为空，则位元线的电位略为下降；若电容有电荷，则位元线的电位 略为上升。被使能的感测放大器放大位元线对上的电位差。第一种状况，其下 拉连接到储存电容的位元线至地电位，并上拉另一位元线至Vdd。第二种状况， 连接到储存电容的位元线将被上拉至Vdd,另一位元线则被下拉至地电位。若 没有预充电电路，则感测放大器需要放大位元线的绝对电位。然而，由于位元 线上相对小的电位变化，放大的程序将会较不稳定且可靠度差。需要注意的是， 存取晶体管尚因字元线的使能而开启，被存取的数据将会被写回该列存储单元。 故， 一存储单元的存取同时导致整个字元线上的存储单元重新充电。数据输出 完成后，感测放大器、列及行解码器将被禁能，1/0闸将被关闭。此时，位元线 仍保持被存取数据的电位。该列重新充电的存储单元将因字元线被禁能而与位 元线断线。预充电电路将被使能而分别上拉或下拉位元线上的电位并使的等化 至Vdd/2。存储器阵列此时可进行另一次的存储存取。此外，如上所述，数据是以电荷的型式储存于电容中。理想状态下，电容中的电荷应无限期保存。但实 际上，电容会随着时间经由存取晶体管与其介电层流失电荷与其代表的本文档来自技高网...

【技术保护点】
一种包含有数据线位元切换传输晶体管的位元线感测放大器电路，用于随机存取存储器装置中，其包含有：　一位元线感测放大器，包含有复数个第一ＭＯＳ晶体管；　一对位元切换传输晶体管，作为场效晶体管开关，由第二ＭＯＳ晶体管组成，其栅极氧化层厚度大于该第一ＭＯＳ晶体管的栅极氧化层厚度；及　一对数据线，分别连接该对位元切换传输晶体管之一端，其另一端分别连接至该位元线感测放大器的连接点。

【技术特征摘要】
US 2007-12-7 11/999,7991.一种包含有数据线位元切换传输晶体管的位元线感测放大器电路，用于随机存取存储器装置中，其包含有一位元线感测放大器，包含有复数个第一MOS晶体管；一对位元切换传输晶体管，作为场效晶体管开关，由第二MOS晶体管组成，其栅极氧化层厚度大于该第一MOS晶体管的栅极氧化层厚度；及一对数据线，分别连接该对位元切换传输晶体管之一端，其另一端分别连接至该位元线感测放大器的连接点。2. 根据权利要求1所述的电路，其特征在于，该位元线感测放大器由一 对PMOS晶体管及一对NMOS晶体管组成，各晶体管分别制作为该第一 MOS 晶体管，其承受的最高栅极电压值为VCC,即该装置的核心电压。，3. 根据权利要求1所述的电路，其特征在于，该对位元切换传输晶体管是 制作为NMOS晶体管，作为场效晶体管开关，其栅极由位元切换控制信号控制， 并制作为该第二MOS晶体管型式，其承受最高栅极电压值为一升压电压VPP, 大于VCC。4. 根据权利要求1所述的电路，其特征在于，该对数据线连接至该对位元 切换传输晶体管之一端，其另一端连接至该位元线感测放大器的连接点，位元 线感测放大器包含有二 PMOS晶体管及二 NMOS晶体管，皆标示为BLSA晶体 管以资区别，其中PMOS BLSA晶体管的漏极分别连接NMOS BLSA晶体管的 漏极，并定义为连接点，其中数据线信号是由NMOS晶体管形成的场效晶体管 开关分隔；BLSA晶体管的配置为PMOS BLSA晶体管的源才及共连接至一电压信 号供应，用以使能该位元线感测放大器，PMOSBLSA晶体管的栅极交叉耦合至 相对PMOS BLSA晶体管的漏极；NMOS BLSA晶体管的源极共连接至一接地 端，其栅极亦交叉耦合至相对NMOS BLSA晶体管的漏极；PMOS BLSA晶体管 的基板连接其源极，当接收到使能信号时，同时供应电源至该位元线感测放大 器。5. 根据权利要求1所述的电路，其特征在于，该作为位元切场效晶体管开关的第二 MOS晶体管的栅极尺寸参数长宽比(W/L)3^Y34是选择远小于位元线感测放大器中第一 MOS晶体管的栅极尺寸参数(W/L)u-Yi2。6. 根据权利要求1所述的电路，其特征在于，该位元切换控制信号的最高电压值VBS是选择与位元切换传输晶体管承受的最高电压VPP相等，并大于vcc。7. 根据权利要求6所述的电路，其特征在于，该VBS的取值满足令该随 机存取存储器装置具有良好写入稳定性与高写入速度。8. 根据权利要求1所述的电路，其特征在于，该位元切换场效晶体管开关 的布局面积与晶粒尺寸是最小化。9. 根据权利要求1所述的电路，特征在于，所述电路是以集成电路的CMOS 技术制造。10. —种包含有数据线位元换传输晶体管的位元线感测放大器电路，用于 随机存取存储器装置中，包含有一位元线感测放大器，由一对PMOS晶体管及一对NMOS晶体管组成，各 晶体管具有薄氧化层，所述各晶体管承受最高栅极电压为核心电压VCC;一对位元切换传输晶体管，包含厚氧化层NMOS晶体管，作为场效晶体管 开关，其栅极由一BS控制信号控制，其承受最高栅极电压为一升压电压VPP, 大于该VCC;及一对数据线，连接至该对位元切换传输晶体管之一端，其另一端连接至该 位元线感测放大器的连接点。11. 根据权利要求IO所述的电路 差动感测放大器。12. 根据权利要求10所述的电路 锁存感测放大器。13. 根据权利要求10所述的电路 压型感测放大器。14. 根据权利要求10所述的电路 流型感测放大器。15. 根据权利要求IO所述的电路 集成化MOS技术制作。16. 根据权利要求15所述的电路 开关的布局面积与晶粒尺寸是最小化。17. —种实施具有数据线位元切换传输晶体管的随机存取存储器装置的方 法，其位元切换传输晶体管是厚氧化层MOS晶体管，并以集成电路的CMOS 技术制造，该方法包含有3,其特征在于，该位元线感测放大器为一 ,其特征在于，该位元线感测放大器为一...

【专利技术属性】
技术研发人员：夏浚，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]