具有数据选通脉冲电路的半导体内存装置制造方法及图纸

一种用以预取Ｍ个Ｎ位数据的数据选通脉冲电路，Ｍ和Ｎ为正整数，包括用以根据数据选通脉冲信号，产生Ｍ个对齐控制信号的数据选通脉冲缓冲单元；具有Ｍ个闭锁块的同步块，每个闭锁块用以接收Ｎ位数据，然后响应Ｎ－１个对齐控制信号，以并联形式输出Ｎ－１位数据，及响应其余的对齐控制信号，输出１位预取数据；及具有Ｍ个对齐块的输出块，每个对齐块以并联形式接收Ｎ－１位数据，使Ｎ－１位数据和对齐控制信号同步，然后输出已同步的Ｎ－１位数据，作为Ｎ－１位预取数据。

【技术实现步骤摘要】

本专利技术涉及一种半导体内存装置，尤其涉及一种对于在数据写入操作时具有较多时间边限的半导体内存装置中的数据选通脉冲电路。
技术介绍
一般而言，在双数据速率同步动态随机存取存储器中(以下简称为DDR SDRAM)，已经使用预取2位数据或4位数据的方法，以增加DDR SDRAM的操作速度。但是，因为当DDR SDRAM根据现有技术预取多位数据的各个位时，时间边限很小，所以会产生一些严重的问题。因此，为了增加DDR SDRAM的操作速度，预取多位数据的方法被视为一种限制条件。图1A为现有技术的DDR SDRAM的数据选通脉冲电路框图，而图1B为现有技术的DDR SDRAM的数据选通脉冲电路中，分割后的第一/第二数据块160的电路图。如图1A所示，DDR SDRAM的数据选通脉冲电路包括数据选通脉冲输入缓冲器110、数据输入缓冲器120、数据上升输入闭锁130、数据下降输入闭锁140、第一数据分割块150和第二数据分割块160。数据选通脉冲输入缓冲器110接收数据选通脉冲信号DQS，将其作为参考信号，以便排列输入数据。若启始缓冲信号STARTZ通过数据写入指令启动，则数据选通脉冲输入缓冲器110输出数据选通脉冲上升信号DSR0和数据选通脉冲下降信号DSF0。在此，使用启始缓冲信号STARTZ启动数据选通脉冲输入缓冲器110。若启始缓冲信号STARTZ通过数据写入指令启动，则数据输入缓冲器120将输入的数据输出到数据上升输入闭锁130和数据下降输入闭锁140。数据上升输入闭锁130接收自数据选通脉冲输入缓冲器110输入的数据选通脉冲上升信号DSR0，然后闭锁数据输入缓冲器120的输出。数据下降输入闭锁140接收自数据选通脉冲输入缓冲器110输入的数据选通脉冲下降信号DSF0，然后闭锁数据输入缓冲器120的输出。在此，由数据选通脉冲上升信号DSR0控制的数据上升输入闭锁130，在自数据下降输入闭锁140输出下降对齐数据ALIGN_DSF0_DATA的同时，输出上升对齐数据ALIGN_DSR0_DATA。第一和第二数据分割块150和160接收上升和下降对齐数据ALIGN_DSR0_DATA和ALIGN_DSF0_DATA。第一和第二数据分割块150和160，分别在数据选通脉冲下降信号DSF0的第一上升沿输出第一对齐数据ALIGN_FIRST_DATA，及在数据选通脉冲下降信号DSF0的第二上升沿输出第二对齐数据ALIGN_SECOND_DATA。图2为现有技术的DDR SDRAM的数据选通脉冲电路写入操作的时序图。如上所述，在接收数据选通脉冲信号DS之后，数据选通脉冲电路产生数据选通脉冲上升和下降信号DSR0和DSF0，然后响应数据选通脉冲下降信号DSF0，输出第一和第二对齐数据。如图所示，当自数据选通脉冲电路输出的第一和第二对齐数据ALIGN_FIRST_DATA和ALIGN_SECOND_DATA与外部CLK同步时，数据选通脉冲电路可只具有外部时钟CLK一半周期的时序边限。即，第一和第二对齐数据，在外部时钟CLK的一半周期期间，应该要通过数据选通脉冲下降信号DSF0输出。一般而言，当某一个数据选通脉冲信号，如DS，输入到数据选通脉冲电路时，与该数据选通脉冲信号同步的8个数据，也会输入到数据选通脉冲电路。在数据选通脉冲电路接收许多数据选通脉冲信号的情形下，各数据选通脉冲信号不会同时，而是依序输入。结果，输出的数据选通脉冲信号之间会发生时钟变形。图3为展示与外部时钟CLK相比较的数据选通脉冲信号，如DQS、DQS1、DQS2的时序图。数据选通脉冲信号之间的时序边限可以使用tDQSS确定，即，从外部时钟CLK的上升沿到数据选通脉冲信号的第一上升沿的时间。例如，在输入写入指令之后，最早的第一数据选通脉冲信号DQS1可经过去的0.75tCK启动。在此，1tCK表示外部时钟CLK的1个周期。在输入写入指令之后，后面的第二数据选通脉冲信号DQS2可经过去的1.25tCK启动。即，数据选通脉冲信号是在不同的响应时序下输入，而不是在相同的时序下输入。在图3的情形中，通过各数据选通脉冲信号排列的第一和第二对齐数据的时序边限只有0.5tCK。结果，在许多数据当中，最早的数据被通过第二写入指令输入之前，通过第一写入指令输入的许多数据当中的最后的数据，应该不是由时钟域的控制信号闭锁，而是应该由数据选通脉冲信号闭锁。即，由于操作的参考时钟从数据选通脉冲信号DS变成外部时钟CLK，各对齐数据具有0.5tCK的时序边限。因此，外部时钟CLK的较短的一个周期，即1tCK，使各对齐数据具有较短的时序边限，即0.5tCK；所以现有技术的数据选通脉冲电路不适用于使用高频的半导体内存装置的高速操作。
技术实现思路
因此，本专利技术的目的在于提供一种具有先进的数据选通脉冲电路的半导体内存装置，通过将产生数据选通脉冲信号的过程与依序接收输入数据的过程分开的方法，保证数据排列操作有足够的时序边限。根据本专利技术的一个方面，提供一种用以预取M个N位数据的数据选通脉冲电路，其中M和N为正整数，包括用以根据数据选通脉冲信号，产生M个对齐控制信号的数据选通脉冲缓冲单元；具有M个闭锁块的同步块，每个闭锁块用以接收N位数据，然后响应N-1个对齐控制信号，以并联形式输出N-1位数据，及响应其余的对齐控制信号，输出1位预取数据；及具有M个对齐块的输出块，每个对齐块以并联形式接收N-1位数据，使N-1位数据和对齐控制信号同步，然后输出已同步的N-1位数据，作为N-1位预取数据。附图说明通过下述优选实施例结合附图的描述，本专利技术的上述及其它目的与特点将会变得更加明显，其中图1A为现有技术的DDR SDRAM的数据选通脉冲电路框图；图1B为现有技术的DDR SDRAM的数据选通脉冲电路中，分割后的第一/第二数据块的电路图；图2为现有技术的DDR SDRAM的数据选通脉冲电路的写入操作时序图；图3为展示与外部时钟CLK相较的数据选通脉冲信号的时序图；图4为本专利技术实施例的数据选通脉冲电路的框图；图5为图4所示的数据选通脉冲电路的数据选通脉冲分割块电路图；图6为图5所示的数据选通脉冲分割块的操作展示时序图； 图7为图4所示的数据选通脉冲电路的第一对齐单元电路图；图8为图4所示的数据选通脉冲电路的第二对齐单元电路图；图9为图4所示的数据选通脉冲电路的第三对齐单元电路图；图10为图4所示的数据选通脉冲电路的操作展示时序图；及图11为本专利技术另一实施例的数据选通脉冲电路的框图。具体实施例方式下文中，将参考附图，详细说明根据本专利技术具有先进的数据选通脉冲电路的半导体内存装置。图4为本专利技术实施例的数据选通脉冲电路的框图。如图所示，数据选通脉冲电路包括数据选通脉冲缓冲器块400、数据选通脉冲分割块420、数据输入缓冲器块410，具有第一到第四闭锁单元430到460的闭锁块，及具有第一到第三对齐单元470到490的数据对齐块。数据选通脉冲缓冲器块400接收数据选通脉冲信号DS，然后输出缓冲后的数据选通脉冲信号DSBUF_OUT。数据输入缓冲器块410接收输入数据DIN，然后输出缓冲后的输入数据DIN_OUT。数据选通脉冲分割块420接收缓冲后的数据选通脉冲信号DSBUF_OUT，然后产生第一上升和下降本文档来自技高网...

【技术保护点】
一种用以预取Ｍ个Ｎ位数据的数据选通脉冲电路，其中Ｍ和Ｎ为正整数，包括：用以根据数据选通脉冲信号，产生Ｍ个对齐控制信号的数据选通脉冲缓冲单元；具有Ｍ个闭锁块的同步块，每个闭锁块用以接收Ｎ位数据，然后响应Ｎ－１个对齐控制信号，以 并联形式输出Ｎ－１位数据，及响应其余的对齐控制信号，输出１位预取数据；及具有Ｍ个对齐块的输出块，每个对齐块以并联形式接收Ｎ－１位数据，使Ｎ－１位数据和对齐控制信号同步，然后输出已同步的Ｎ－１位数据，作为Ｎ－１位预取数据。

【技术特征摘要】
KR 2003-4-29 10-2003-00269421.一种用以预取M个N位数据的数据选通脉冲电路，其中M和N为正整数，包括用以根据数据选通脉冲信号，产生M个对齐控制信号的数据选通脉冲缓冲单元；具有M个闭锁块的同步块，每个闭锁块用以接收N位数据，然后响应N-1个对齐控制信号，以并联形式输出N-1位数据，及响应其余的对齐控制信号，输出1位预取数据；及具有M个对齐块的输出块，每个对齐块以并联形式接收N-1位数据，使N-1位数据和对齐控制信号同步，然后输出已同步的N-1位数据，作为N-1位预取数据。2.如权利要求1所述的数据选通脉冲电路，其特征在于至少一个或多个对齐控制信号具有至少比数据选通脉冲信号的周期长2倍的周期。3.如权利要求1所述的数据选通脉冲电路，其特征在于所述同步块包括M个闭锁块，每个闭锁块具有N个闭锁，每一个闭锁用以响应一个对齐控制信号，闭锁1位数据。4.如权利要求1所述的数据选通脉冲电路，其特征在于所述输出块包括M个对齐块，每个对齐块具有N-1个对齐单元，每一个对齐单元用以接收至少一个对齐控制信号，使1位数据与所述对齐控制信号同步，然后输出已同步的1位数据，作为1位预取数据。5.如权利要求1所述的数据选通脉冲电路，其特征在于N等于4。6.如权利要求5所述的数据选通脉冲电路，其特征在于数据选通脉冲分割装置响应数据选通脉冲信号的上升沿和下降沿，产生第一上升和下降数据选通脉冲信号，及第二上升和下降数据选通脉冲信号。7.如权利要求6所述的数据选通脉冲电路，其特征在于所述同步块包括至少一个闭锁块，用以响应第一上升和下降数据选通脉冲信号与第二上升和下降数据选通脉冲信号而闭锁输入的4位数据，然后响应第二下降数据选通脉冲信号，输出1位闭锁的数据，作为1位预取数据。8.如权利要求7所述的数据选通脉冲电路，其特征在于所述输出块包括至少一个对齐块，用以响应第一下降数据选通脉冲信号、第二上升数据选通脉冲信号和第二下降数据选通脉冲信号，接收自闭锁装置输入的3位数据，而且同时输出3位已同步的数据作为3位预取数据。9.如权利要求6所述的数据选通脉冲电路，其特征在于第一上升数据选通脉冲信号的上升沿对应原始数据选通脉冲信号的第一周期的上升沿；第一下降数据选通脉冲信号的上升沿对应原始数据选通脉冲信号的第一周期的下降沿；第二上升数据选通脉冲信号的上升沿对应原始数据选通脉冲信号的第二周期的上升沿；及第二下降数据选通脉冲信号的上升沿对应原始数据选通脉冲信号的第二周期的下降沿。10.如权利要求9所述的数据选通脉冲电路，其特征在于所述闭锁...

【专利技术属性】
技术研发人员：权奇昌，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR[韩国]