半导体存储装置制造方法及图纸

本发明专利技术提供一种半导体存储装置，包括多个具有至少２个以上的存储器单元（１００）的存储器单元组（１０１）。各存储器单元组（１０１）具有读出部（１０３）和写入部（１０２）。存储器单元（１００）的数据由一方位线（ＢＩＴ）经由上述读出部（１０３）从读出用全局位线（ＲＧＢＩＴ）读出。写入部（１０２）被在自身的存储器单元组（１０１）内的至少２个以上的存储器单元（１００）所共用。由此，即使是从位线对的一方经由读出用全局位线输出存储器单元数据的构成，采用通常的６晶体管构成存储器单元，也能够很好的进行向存储器单元的数据写入。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储装置，特别涉及数据的写入方式。
技术介绍
图8所示为以往的SRAM的电路。同图中，多个存储器单元100(同图中只表示出2个)在横向以及纵向呈阵列状配置。各个存储器单元100分别与字线WL、位线对(BIT、NBIT)相连接。上述各存储器单元100的构成如图7所示，由与所定电源VDD相连的2个负载用晶体管MP1、MP2、与接地电源VSS相连的2个驱动用晶体管MN1、MN2和2个变换用晶体管MN3、MN4所构成。上述2个变换用晶体管MN3、MN4，其栅极与字线WL、漏极与位线对(BIT、NBIT)相连。上述位线对(BIT、NBIT)如图8所示，经由行列选择器801与读出放大器800相连。在如此构成的SRAM中，在读出数据时，激活与成为存取对象的存储器单元100相连的字线WL，将在备用状态预充电为给定电压的位线对(BIT、NBIT)中一方位线的电压去除，两条位线BIT、NBIT之间产生微小电压差，此微小振幅信号，经由所选择的列选择器801由读出放大器800放大，输出。但是，随着元件和布线的微细化所带来的电源电压的下降，激活读出放大器800的微小振幅信号的电压差，相对于电源电压占有相对大的比率，因此，激活字线WL后，到读出放大器800被激活之间的时间的缩短变得困难。为了解决上述难题，在非专利文献1中，如图9所示，一条读出用位线RBIT上连接了8个存储器单元900(同图中只表示了2个)，此读出用位线RBIT经由由NAND电路ND以及1个N型晶体管N1所构成的读出部910，与全局位线RGBIT相连接。即在读出数据时，因为与读出用位线RBIT相连接的存取单元900的个数为8个，能够缩短预充电到给定电位的位线达到0V为止的时间，在低电压下，与图8构成的SRAM相比，能谋求动作的高速化。但是，写入数据时，因为有必要将位线对(位、N位)之中的一方位线的电压强制地拉到0V，在图9所示的半导体存储装置中，没有设置同图所示的写入用位线WBIT的情况下，在该写入时，读出用位线RBIT以及全局位线RGBIT也动作，其结果破坏了读出数据。因此，在图9所示的半导体存储装置中，在读出用的位线RBIT以外，有必要另外设置写入用的位线WBIT，如图9所示，作为存储器单元900的构成采用由7个晶体管构成，设置写入用存取晶体管MN3、MN4和读出用存取晶体管MN5，通过分别与写入用位线对WBIT、NWBIT和读出用位线RBIT相连接，向存储器单元900的写入成为可能。但是，在图9所示的半导体存储装置中，存储器单元900的构成元件数，与通常的6晶体管构成的存储器单元相比，是由7个晶体管构成，由于晶体管的数量增加，因而存在存储器面积增大的问题。非专利文献Joel Siberman et al.，“A 1.6 ns Access，1GHz Two-WaySet-Predicted and Sum-Indexed 64-kByte Data Cache”，2000 Symposium onVLSI Circuits Digest of Technical Paper pp.220-221。
技术实现思路
本专利技术正是解决上述以往的问题点的专利技术，其目的在于即使采用单一读出用全局位线结构，也不需要增加存储器单元的构成元件数，就可能实现向存储器单元的写入。为达到上述目的，本专利技术中，存储器单元的构成采用通常的6个晶体管构成，同时采用配置了其中每2个以上的存储器单元共用的写入部的构成。具体讲，本专利技术之一，提供一种半导体存储装置，其特征在于，具有多个存储器单元组，其具有一对位线对、以及与上述位线对相连的至少2个以上的存储器单元；读出用全局位线，其与构成上述各存储器单元组的位线对的一方以及另一方位线之中的另一方位线，经由读出部相连接；和写入部，其配置在上述各存储器单元组的每一个中，向相应的自身存储器单元组内的1个存储器单元写入数据。本专利技术之二，是在上述本专利技术之一所述的半导体存储装置中，其特征在于，上述各存储器单元组内的上述位线对的上述一方位线，与其它的存储器单元组内的位线对的上述一方位线相连接。本专利技术之三，是在上述本专利技术之一所述的半导体存储装置中，其特征在于，具有至少1条以上的写入用全局位线；上述写入用全局位线与上述各存储器单元组的写入部相连接。本专利技术之四，是在上述本专利技术之一所述的半导体存储装置中，其特征在于，上述各存储器单元组的写入部具有三态反相器，其输入与上述一对位线之中的上述一方位线连接，其输出与上述另一方位线连接，其控制侧与写入控制信号连接。本专利技术之五，是在上述本专利技术之一所述的半导体存储装置中，其特征在于，上述各存储器单元组的写入部具有第一N型晶体管，其栅极与上述位线对之中的上述一方位线连接，其源极与第一电源连接，其漏极与第一连接点连接；和第二N型晶体管，其栅极与写入控制信号连接，其源极与上述第一连接点连接，其漏极与上述一对位线中之中的上述另一方位线连接。本专利技术之六，是在上述本专利技术之三所述的半导体存储装置中，其特征在于，上述各存储器单元组的写入部具有第1三态反相器，其输入与上述写入用全局位线连接，其输出与上述一对位线之中的上述一方位线连接，其控制侧与写入控制信号连接；和第2三态反相器，其输入与上述一对位线之中的上述一方位线连接，其输出与上述一对位线之中的上述另一方位线连接，其控制侧与写入控制信号连接。本专利技术之七，是在上述本专利技术之三所述的半导体存储装置中，其特征在于，上述各存储器单元组的写入部具有三态反相器，其输入与上述写入用全局位线连接，其输出与上述一对位线之中的上述一方位线连接，其控制侧与写入控制信号连接；第一N型晶体管，其栅极与上述位线对之中的上述一方位线连接，其源极与第一电源连接，其漏极与第一连接点连接；和第二N型晶体管，其栅极与写入控制信号连接，其源极与上述第一连接点连接，其漏极与上述一对位线中之中的上述另一方位线连接。本专利技术之八，是在上述本专利技术之三所述的半导体存储装置中，其特征在于，上述各存储器单元组的写入部具有第一N型晶体管，其栅极与上述写入用全局位线连接，其源极与第一电源连接，其漏极与第一连接点连接；第二N型晶体管，其栅极与写入控制信号连接，其源极与上述第一连接点连接，其漏极与上述一对位线之中的上述另一方位线连接；和第三N型晶体管，其栅极与写入控制信号连接，其源极与上述写入用全局位线连接，其漏极与上述一对位线之中的上述一方位线连接。本专利技术之九，是在上述本专利技术之一、二、三、五、七或者八所述的半导体存储装置中，其特征在于，上述各存储器单元组的上述写入部的一部分或者全部，由至少2个以上的写入部之间共用。本专利技术之十，是在上述本专利技术之一～之八中任一项所述的半导体存储装置中，其特征在于，上述写入控制信号，根据选择至少2个以上的存储器单元组的地址的解码信号而成为选择以及非选择。本专利技术之十一，是在上述本专利技术之一～之八中任一项所述的半导体存储装置中，其特征在于，上述读出部配置在上述各存储器单元组中的每一个中。本专利技术之十二，是在上述本专利技术之十一所述的半导体存储装置中，其特征在于，上述读出部具有P型晶体管，其栅极与上述一对位线之中的上述另一方位线连接，其源极与第二电源连接，其漏极与上述读出用全局位线连接。由以上这些，在上述本专利技术之一本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，具有：多个存储器单元组，其具有一对位线对、以及与所述位线对相连的至少２个以上的存储器单元；读出用全局位线，其与构成所述各存储器单元组的位线对的一方以及另一方位线之中的另一方位线，经由读出部相连 接；和写入部，其配置在所述各存储器单元组的每一个中，向相应的自身存储器单元组内的１个存储器单元写入数据。

【技术特征摘要】
JP 2003-7-2 2003-1900521.一种半导体存储装置，其特征在于，具有多个存储器单元组，其具有一对位线对、以及与所述位线对相连的至少2个以上的存储器单元；读出用全局位线，其与构成所述各存储器单元组的位线对的一方以及另一方位线之中的另一方位线，经由读出部相连接；和写入部，其配置在所述各存储器单元组的每一个中，向相应的自身存储器单元组内的1个存储器单元写入数据。2.根据权利要求1所述的半导体存储装置，其特征在于，所述各存储器单元组内的所述位线对的所述一方位线，与其它的存储器单元组内的位线对的所述一方位线相连接。3.根据权利要求1所述的半导体存储装置，其特征在于，具有至少1条以上的写入用全局位线；所述写入用全局位线与所述各存储器单元组的写入部相连接。4.根据权利要求1所述的半导体存储装置，其特征在于，所述各存储器单元组的写入部具有三态反相器，其输入与所述一对位线之中的所述一方位线连接，其输出与所述另一方位线连接，其控制侧与写入控制信号连接。5.根据权利要求1所述的半导体存储装置，其特征在于，所述各存储器单元组的写入部具有第一N型晶体管，其栅极与所述位线对之中的所述一方位线连接，其源极与第一电源连接，其漏极与第一连接点连接；和第二N型晶体管，其栅极与写入控制信号连接，其源极与所述第一连接点连接，其漏极与所述一对位线中之中的所述另一方位线连接。6.根据权利要求3所述的半导体存储装置，其特征在于，所述各存储器单元组的写入部具有第1三态反相器，其输入与所述写入用全局位线连接，其输出与所述一对位线之中的所述一方位线连接，其控制侧与写入控制信号连接；和第2三态反相器，其输入与所述一对位线之中的所述一方位线连接，其输出与所述一对位线之中的所述另一方位...

【专利技术属性】
技术研发人员：金原旭成，辻村和树，角谷范彦，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]