半导体存储装置制造方法及图纸

本发明专利技术提供能够防止存储单元的漏电流引起的误动作的半导体存储装置。本发明专利技术的半导体存储装置具有：第１位线及第２位线、有互补的两个存储节点，且各个存储节点通过各选择晶体管连接于所述第１位线与第２位线的存储单元、读出数据时预先将所述第１位线及第２位线充电到规定电位的预充电电路、保持所述第１位线及第２位线的电位的保持电路、连接于所述第１位线的读出电路、一端的端子连接于所述第２位线而另一端的端子连接于地线，且从所述第２位线泄漏电流的泄漏电路。

【技术实现步骤摘要】

本专利技术涉及半导体存储装置，特别涉及SRAM(静态随机访问存储器)。
技术介绍
近年来，由于微细加工技术的进步与系统性能提高的要求，半导体存储装置谋求大容量化与高速化。图8是表示SRAM的一个例子的电路图。多个存储单元(MC)在行方向上配置。所述多个存储单元以规定个数平均分割形成多个子阵列。在子阵列上设有字线(WL)本地位线对(LBL，/LBL)。子阵列的存储单元连接于本地位线对和分别对应的字线(WL)上。在本地位线上连接写入电路和预充电(pre-charge)电路。在写入电路上连接写入用全局(global)位线对(WGBL，/WGBL)。在本地位线(LBL)上连接读出电路。读出电路连接于读出用全局位线(RGBL)。在这样构成的SRAM中，读出电路只在本地位线上连接。这样的单端型读出电路能够减少读出用全局位线的条数。又，如果由于存储单元的容量与配线容量而增大位线容量的负荷，则读出动作变慢。但是，由于如图8所示的SRAM那样将本地位线分层化，所以消减了位线的电容负荷。在对上述SRAM进行访问的情况下，将字线激活。这时，通常在这时只使具有激活的字线的子阵列的本地位线的预充电动作失去本文档来自技高网...

【技术保护点】
一种半导体存储装置，其特征在于，具有第１位线及第２位线、有互补的两个存储节点，且各个存储节点通过各选择晶体管连接于所述第１位线与第２位线的存储单元、读出数据时预先将所述第１位线及第２位线充电到规定电位的预充电电路、保持所述第１位线及第２位线的电位的保持电路、连接于所述第１位线的读出电路、以及一端的端子连接于所述第２位线，而另一端的端子连接于地线，且从所述第２位线泄漏电流的泄漏电路。

【技术特征摘要】
US 2004-3-11 2004-0692531.一种半导体存储装置，其特征在于，具有第1位线及第2位线、有互补的两个存储节点，且各个存储节点通过各选择晶体管连接于所述第1位线与第2位线的存储单元、读出数据时预先将所述第1位线及第2位线充电到规定电位的预充电电路、保持所述第1位线及第2位线的电位的保持电路、连接于所述第1位线的读出电路、以及一端的端子连接于所述第2位线，而另一端的端子连接于地线，且从所述第2位线泄漏电流的泄漏电路。2.根据权利要求1所述的半导体存储装置，其特征在于，所述充电电路充电到高电平，所述保持电路在所述第1位线和...

【专利技术属性】
技术研发人员：菅原毅，藤本幸宏，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP[日本]