具有并行测试的存储器模块制造技术

为了高效测试，存储器模块的每个存储器芯片测试来自Ｘ个存储区的总共Ｎ个数据位，并从存储区之一输出Ｎ／Ｘ个测试数据位。存储器模块包括多个存储器芯片和多个比较单元。每个比较单元被配置在各自的存储器芯片中，用来测试来自多个存储区的多个测试数据位。另外，每个比较单元从各自的存储器芯片中的存储区之一中输出测试数据位。

【技术实现步骤摘要】

本专利技术通常涉及存储器模块，更特别地，涉及存储器模块中用来提高效率的并行测试。
技术介绍
图1显示了一种用于半导体存储器设备10的传统的并行测试装置100。参考图1，传统的并行测试装置100包括放大单元20、通用输入/输出线(GIO)、比较单元30、以及输出缓冲单元40。放大单元20对从存储体10的存储单元接收的数据进行放大。经放大的数据通过通用输入/输出线耦合到比较单元30。比较单元30将这样放大后的数据经异或门(exclusive OR gate)(未示出)进行比较并输出比较的结果。每个异或门接收由列线CD0到CD3之一选择的放大数据的4个比特，并比较接收到的4比特的放大数据。如果送到异或门的4比特数据相同，那么异或门输出的数据值为“0”。否则，异或门输出的数据值为“1”。从异或门输出的数据值被存储在输出缓冲单元30中。根据存储在输出缓冲单元30中的这样的数据值，外部测试装置然后确定存储器设备10是否有缺陷。传统的并行测试装置100用来并行测试一个存储器设备(即存储器芯片)的一个存储体10。当存储器的存储容量增加时，存储体的数量和输出缓冲单元40的数量也因此会增加。另外，随本文档来自技高网...

【技术保护点】
一种存储器模块，包括：多个存储器芯片；以及多个比较单元，每个比较单元被配置在各自的存储器芯片中，用来测试来自多个存储区的多个测试数据位，并用来从各自的存储器芯片中的存储区之一中输出测试数据位。

【技术特征摘要】
KR 2004-3-23 19628/04;KR 2004-9-2 70025/041.一种存储器模块，包括多个存储器芯片；以及多个比较单元，每个比较单元被配置在各自的存储器芯片中，用来测试来自多个存储区的多个测试数据位，并用来从各自的存储器芯片中的存储区之一中输出测试数据位。2.根据权利要求1所述的存储器模块，还包括第一模块未连接(NC)引脚，用来接收连接到每个存储器芯片的测试模式信号，其中，该测试模式信号使能每个比较单元中的测试数据位的测试。3.根据权利要求1所述的存储器模块，还包括第二模块未连接(NC)引脚，用来接收来自每个存储器芯片的各自的测试结果信号，其中该各自的测试结果信号指示每个存储器芯片是否是有缺陷的。4.根据权利要求3所述的存储器模块，其中，当该各自的测试结果信号指示各自的存储器芯片是有缺陷的时，该各自的存储器芯片停止工作。5.根据权利要求1所述的存储器模块，其中，每个比较部分都包括输出部分，用于仅仅如果各自的存储器芯片没有缺陷则输出测试数据位，和用于当各自的存储器芯片有缺陷时则输出失败信号来代替测试数据位。6.根据权利要求1所述的存储器模块，其中，每个比较单元比较来自X个存储区的N个测试数据位并输出N/X个测试数据位。7.根据权利要求1所述的存储器模块，其中，每个比较单元包括多个用来比较来自存储区的测试数据位的模式的异或门。8.一种用于测试存储器模块中的多个存储器芯片的方法，包括测试来自每个存储器芯片中的多个存储区的多个测试数据位；以及从每个存储器芯片中的存储区之一中输出测试数据位。9.根据权利要求8所述的方法，还包括将在存储器模块的第一模块未连接(NC)...

【专利技术属性】
技术研发人员：金润哲，李俊熙，崔熙柱，河桂元，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]