半导体存储装置制造方法及图纸

本发明专利技术在必须固定晶体管间距而配置晶体管时，对照存储单元阵列来有效地配置外围控制电路的晶体管，从而减少多余的空间，抑制外围控制电路面积的增加。存储单元（１）的宽度实质上与构成外围控制电路（５）的晶体管（３）的晶体管间距的整数倍相等，因此构成ＳＲＡＭ时，对照存储单元阵列（４），能够有效配置构成外围控制电路（５）的晶体管（３），能够抑制整个半导体存储装置面积的增加。

【技术实现步骤摘要】

本专利技术涉及半导体存储装置，特别涉及包括存储单元阵列和外围控制电 路的半导体存储装置。
技术介绍
图7示出了现有半导体存储装置中存储单元和外围控制电路的版图。例 如在日本专利特开平9-289251号公报中，为抑制晶体管的栅长偏差而使晶 体管间距固定。图7中，存储单元1的晶体管2与外围控制电路的晶体管3相垂直地配 置，存储单元1的单元宽度比将晶体管3按照晶体管间距并列配置所占的宽 度窄。此时，排列多个存储单元1形成存储单元阵列，与存储单元l的晶体 管2相垂直地排列多个晶体管3构成外围控制电路，则在图7中用双点划线 标出的晶体管3被配置于存储单元1的外部。然而，在图7所示的半导体存储装置中，为了抑制栅长的偏差，在外围 控制电路中固定晶体管间距而配置晶体管时，由于存储单元1的单元宽度比 将晶体管3按照晶体管间距并列配置所占的宽度窄，因而会将配置于存储单 元外侧的晶体管(例如，在图7中用双点划线标出的晶体管)配置到与图7 所示区域不同的区域。因此，无法对照存储单元阵列来配置外围控制电路的 晶体管，还另外需要配置于存储单元外侧的晶体管的配置空间。从而，在外 围控制电路中产生多余的空间，因此外围控制电路的面积增大。
技术实现思路
为解决上述现有问题，本专利技术的目的在于提供一种对照外围控制电路的 晶体管间距来确定存储单元宽度的半导体存储装置，从而能够有效地配置外围控制电路的晶体管，抑制整个半导体存储装置面积的增加。在本专利技术中，对照外围控制电路的晶体管间距来确定存储单元的宽度。 从而，能够在不产生多余空间的情况下配置外围控制电路的晶体管，能够抑 制半导体存储装置的大型化。例如，第1半导体存储装置包括存储单元阵列和外围控制电路。在外围 控制电路中，多个晶体管在第1方向上以大致固定的晶体管间距配置，其中， 该第1方向为存储单元阵列的行方向或列方向。在存储单元阵列中，第1方向上的存储单元长度实质上为晶体管间距的n倍(n是整数)。在上述半导体存储装置中，即使在例如为了抑制栅长偏差而固定晶体管 间距来配置晶体管的情况下，存储单元的宽度也会实质上与构成外围控制电 路的晶体管的晶体管间距的整数倍相同，因此能够在不产生多余空间的情况 下配置外围控制电路的晶体管。第2半导体存储装置包括与第1半导体存储装置相同的存储单元阵列和 外围控制电路，但在存储单元阵列中，数个存储单元相邻于第l方向时其第 1方向上的存储单元的长度实质上为晶体管间距的n倍(n为整数)。在上述半导体存储装置中，不仅能够在不产生多余空间的情况下配置外 围控制电路的晶体管，还能以列单位或行单位增减存储容量，因此能够容易 地变更存储单元阵列的版图。第3半导体存储装置不仅包括存储单元阵列和外围控制电路，还包括多 条控制线，在存储单元阵列中，第1方向上的存储单元的长度实质上为布线 间距的n倍(n为整数)。在上述半导体存储装置中，以阵列状排列存储单元并对照存储单元来配 置外围控制电路，则能够将控制线从存储单元阵列到外围控制电路布线为一 直线。其结果，能够使控制线的长度最短，因此能够抑制不必要的寄生电容 或电阻的增加，能够实现写入或读出操作的高速化。第4半导体存储装置不仅包括存储单元阵列和外围控制电路，还包括多 条位线和多条字线，在存储单元阵列中，存储单元阵列的列方向上的存储单元的长度实质上为第l布线间距的n倍(n为整数)，存储单元阵列的行方 向上的存储单元的长度实质上为第2布线间距的m倍(m为整数)。在上述半导体存储装置中，以阵列状排列存储单元并对照存储单元来配 置外围控制电路，则能够将位线和字线分别从存储单元阵列到外围控制电路 布线为一直线。其结果，能够使位线和字线的长度最短，因此能够抑制不必 要的寄生电容或电阻的增加，能够实现写入或读出操作的高速化。根据本专利技术能够有效地配置外围控制电路的晶体管，其结果，能够抑制 整个半导体存储装置面积的增加。附图说明图1 (a)为实施方式1的半导体存储装置的概略电路图，图1 (b)为 图1 (a)所示半导体存储装置的晶体管配置示意图2 (a)为实施方式2的半导体存储装置的概略电路图，图2 (b)为 图2 (a)所示半导体存储装置的晶体管配置示意图3 (a)为实施方式3的半导体存储装置的概略电路图，图3 (b)为 图3 (a)所示半导体存储装置的晶体管配置示意图4为实施方式4的半导体存储装置的晶体管配置示意图5为实施方式5的半导体存储装置的晶体管配置示意图6为实施方式6的半导体存储装置的晶体管配置示意图7为现有的半导体存储装置的晶体管配置示意图。 符号的说明1 存储单元4 存储单元阵列5 外围控制电路6 预充电电路12 列选择电路13 字线驱动电路20071015 虛拟晶体管SI, S2, S3 半导体存储装置 具体实施例方式下面基于附图对本专利技术的实施方式进行详细说明。另外，本专利技术不限于 以下实施方式。(实施方式1 )图1 (a)是实施方式1中的静态随机存取存储器(static random access memory,下面记为SRAM ) Sl的概略电路图，图1 (b)是构成SRAM(SI)的晶体管2、 2.......及晶体管3、 3.......的配置示意图。在图1 (a)及图1 (b)中，对于与图7相同的结构使用相同的符号并省略其说明。在图l(a)中，SRAM (半导体存储装置)(SI )由行及列上配置有存储单元1、 1.......的存储单元阵列4和控制部5构成，并进一步包含多条位线和多条字线。该图l( a)中示出了连接于各位线的预充电电路6、 6.......，各预充电电路6是设置于控制部5的外围控制电路的一个例子。其中，外围 控制电路分别对存储单元1、 1.......进行数据写入或读出的控制。在图1 (b)中，各存储单元1中，多个晶体管2、 2.......分别与字线大致平行地延伸，且在存储单元阵列4的行方向(该图1 (b)中的上下方 向)上以大致固定的晶体管间距配置。在各预充电电路6中，多个晶体管3、3.......分别与位线大致平行地延伸，且在存储单元阵列4的列方向(该图1 (b)中的左右方向)上以大致固定的晶体管间距配置。即，各存储单元1中的晶体管2、 2.......垂直于各预充电电路6中的晶体管3、 3.......而配置。并且，各存储单元1中的晶体管间距比各预充电电路6中的晶体管间距 小。另外，晶体管间距在本说明书中是指晶体管所包含栅电极的中心间距。 例如，各预充电电路6中的晶体管间距如图1 (b)所示，是从晶体管3包 含的栅电极的中心经过接触孔17到相邻的晶体管3包含的栅电极中心的距 离。并且，各存储单元1中的晶体管2、 2、……中，第1栅电极101分别 突出于第1扩散区域100而配置。各预充电电路6中的晶体管中，第2栅电 极103也分别突出于第2扩散区域102而配置。而且，各存储单元l中第l 栅电极101突出于第1扩散区域100的突出量9比预充电电路6中第2栅电 极103突出于第2扩散区域102的突出量10小。并且，各存储单元1包括4个N沟道晶体管(第1N沟道晶体管)104 和2个P沟道晶体管(第1P沟道晶体管)105,各N沟道晶体管和各P沟 道晶体管分别包含扩散区域。各N沟道晶体管的扩散区域(第1N沟本文档来自技高网...

【技术保护点】
一种半导体存储装置，其中，该装置包括：存储单元阵列，由多个存储单元以矩阵状配置而形成；外围控制电路，包含多个晶体管，并对各个所述存储单元进行数据读出或写入的控制；所述多个晶体管在第１方向上以大致固定的晶体管间距配置，所述第１方向为所述存储单元阵列的行方向或列方向；所述存储单元分别被设计为在所述第１方向上的长度实质上为所述晶体管间距的ｎ倍，其中，ｎ为整数。

【技术特征摘要】
JP 2006-10-24 2006-2885581、一种半导体存储装置，其中，该装置包括存储单元阵列，由多个存储单元以矩阵状配置而形成；外围控制电路，包含多个晶体管，并对各个所述存储单元进行数据读出或写入的控制；所述多个晶体管在第1方向上以大致固定的晶体管间距配置，所述第1方向为所述存储单元阵列的行方向或列方向；所述存储单元分别被设计为在所述第1方向上的长度实质上为所述晶体管间距的n倍，其中，n为整数。2、 根据权利要求1所述的半导体存储装置，其中， 所述存储单元分别包含晶体管；所述存储单元的所述晶体管相对于所述外围控制电路的所述晶体管大致垂 直地配置。3、 根据权利要求1所述的半导体存储装置，其中， 所述存储单元各自包含以大致相同的晶体管间距配置的多个晶体管； 所述存储单元的所述晶体管间距比所述外围控制电路的所述晶体管间距小。4、 根据权利要求1所述的半导体存储装置，其中，在相邻的所述外围控制 电路之间，与所述外围控制电路的所述晶体管大致平行地配置有虛拟晶体管。5、 根据权利要求1所述的半导体存储装置，其中，在各个所述外围控制电 路的两端，与所述外围控制电路的所述晶体管大致平行地配置有虚拟晶体管。6、 根据权利要求4所述的半导体存储装置，其中，所述虚拟晶体管分别为 包含栅电极及扩散区域的非激活状态的晶体管。7、 根据权利要求4所述的半导体存储装置，其中，所述虚拟晶体管分别为 仅包含栅电极的非激活状态的晶体管。8、 根据权利要求1所述的半导体存储装置，其中， 所述第1方向为所述存储单元阵列的列方向；在所述外围控制电路中，相邻的所述晶体管之间配置有接触孔；该装置包括位线，布线于所述接触孔的中心，沿所述存储单元阵列的行方 向与所述存储单元连接。9、 根据权利要求1所述的半导体存储装置，其中， 所述第1方向为所述存储单元阵列的列方向； 所述存储单元各自包含多个晶体管，多个晶体管各自包含栅电极； 在各个所述存储单元中，所述晶体管被配置为所述栅电极相互大致平行。10、 根据权利要求1所述的半导体存储装置，其中， 所述第1方向为所述存储单元阵列的行方向； 所述存储单元各自包含多个晶体管，多个晶体管各自包含栅电极； 在各个所述存储单元中，所述多个晶体管中的2个晶体管被配置为其栅电极相互大致平行，其余的晶体管被配置为其栅电极相互大致平行且相对于所述 2个晶体管的栅电极垂直。11、 根据权利要求1所述的半导体存储装置，其中，所述存储单元分别包含晶体管，该晶体管包含第l扩散区域和突出于所述 第1扩散区域而配置的第1栅电极；所述外围控制电路包含晶体管，该晶体管包含第2扩散区域和突出于所述 第2扩散区域而配置的第2栅电极；所述第l栅电极从所述第1扩散区域的突出小于所述第2栅电极从所述第 2扩散区域的突出。12、 根据权利要求l所述的半导体存储...

【专利技术属性】
技术研发人员：辻村和树，奥山博昭，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]