半导体器件及其形成方法技术

选通铁电存储器单元包括：设置在衬底上方的介电材料层；金属底部电极；与底部电极的顶面接触的铁电介电层；覆盖在铁电介电层上并通过铁电介电层电容耦合到金属底部电极的柱状半导体沟道；栅极介电层，包括覆盖在铁电介电层上的水平栅极介电部分和横向围绕柱状半导体沟道的管状栅极介电部分；覆盖在水平栅极介电部分上并横向围绕管状栅极介电部分的栅电极带；以及与柱状半导体沟道的顶面接触的金属顶部电极。本申请的实施例还涉及半导体器件及其形成方法。其形成方法。其形成方法。

【技术实现步骤摘要】
半导体器件及其形成方法


[0001]本申请的实施例涉及半导体器件及其形成方法。

技术介绍

[0002]铁电材料是指在没有外加电场的情况下仍能保持电极化的材料。铁电材料中的电极化具有滞后效应，使得能够将数据位编码为铁电材料内的极化方向。在铁电隧道结器件中，极化方向的改变引起隧道电阻的改变，这可用于测量电极化方向并提取存储在铁电隧道结中的数据位的值。

技术实现思路

[0003]本申请的一些实施例提供了一种半导体器件，包括：至少一个选通铁电存储器单元，包括：介电材料层，设置在衬底上方；金属底部电极；和铁电介电层，与所述金属底部电极的顶面接触；柱状半导体沟道，覆盖在所述铁电介电层上，并通过所述铁电介电层电容耦合到所述金属底部电极；栅极介电层，包括覆盖在所述铁电介电层上的水平栅极介电部分和横向围绕所述柱状半导体沟道的管状栅极介电部分；栅电极带，包括覆盖在所述水平栅极介电部分上的水平栅电极部分和横向围绕所述管状栅极介电部分的管状栅电极部分；以及金属顶部电极，与所述柱状半导体沟道的顶面接触。
[0004]本申请的另一些实施例提供了一种半导体器件，包括：至少一个二维阵列的选通铁电存储器单元，其中，所述至少一个二维阵列的选通铁电存储器单元中的每个包括：第一金属线，嵌入在第一介电材料层中并沿第一水平方向横向延伸；以及铁电介电层，在所述第一金属线上方连续延伸；二维阵列的柱状半导体沟道，覆盖在所述铁电介电层上，其中，每行柱状半导体沟道沿所述第一水平方向设置并且电容耦合到所述第一金属线中的相应一条；栅极介电层，包括覆盖在所述铁电介电层上的水平栅极介电部分和横向围绕所述柱状半导体沟道的管状栅极介电部分；栅电极带，横向围绕沿所述第二水平方向设置并沿所述第一水平方向彼此横向隔开的相应列的柱状半导体沟道；以及第二金属线，嵌入在第二介电材料层中，沿所述第一水平方向横向延伸，并与相应行的柱状半导体沟道的顶面接触。
[0005]本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在介电材料层的上部内形成沿第一水平方向延伸的第一金属线；在所述第一金属线的顶面上方沉积铁电介电层；在所述铁电介电层上方形成二维阵列的柱状半导体沟道，其中，每行柱状半导体沟道形成在所述第一金属线中的相应一条上方，并且电容耦合到所述第一金属线中的相应一条；在所述二维阵列的柱状半导体沟道上方沉积栅极介电层；在所述栅极介电层上方形成栅电极带，其中，每个栅电极带横向围绕相应列的柱状半导体沟道；以及在所述二维阵列的柱状半导体沟道上方形成第二金属线，其中，每条第二金属线直接形成在相应行的柱状半导体沟道的顶面上。
附图说明
[0006]当与附图一起阅读时，从下面的详细描述可以最好地理解本专利技术的实施例。应注意的是，根据行业中的标准实践，各个部件未按比例绘制。实际上，为了论述清楚，各个部件的尺寸可以任意地增加或减小。
[0007]图1A是根据本公开的实施例的在形成互补金属氧化物半导体(CMOS)晶体管、嵌入在介电材料层中的金属互连结构以及连接通孔级(connection
‑
via
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level)的介电材料层之后的示例性结构的垂直截面图。
[0008]图1B是根据本公开的实施例在形成鳍背侧栅极场效应晶体管阵列期间的第一示例性结构的垂直截面图。
[0009]图1C是根据本公开的实施例在形成上层金属互连结构之后的第一示例性结构的垂直截面图。
[0010]图2A是根据本公开的实施例在蚀刻和图案化第一介电材料层中的第一金属线沟槽之后的示例性结构的水平截面图。
[0011]图2B是沿着图2A的平面B
‑
B
’
的示例性结构的垂直截面图。
[0012]图2C是沿着图2A的平面A
‑
A
’
的示例性结构的垂直截面图。
[0013]图3A是根据本公开的实施例在第一金属线沟槽中沉积和平坦化导电金属材料以形成第一金属线之后的示例性结构的水平截面图。
[0014]图3B是沿着图3A的平面B
‑
B
’
的示例性结构的垂直截面图。
[0015]图3C是沿着图3A的平面A
‑
A
’
的示例性结构的垂直截面图。
[0016]图4A是根据本公开的实施例在第一金属线和衬底上沉积包括铁电介电层和半导体沟道材料层的多个层之后，沿着第一水平方向hd1(即，平面B
‑
B
’
)的示例性结构的垂直截面图。
[0017]图4B是根据本公开的实施例在第一金属线和衬底上方沉积包括铁电介电层和半导体沟道材料层的多个层之后，沿着第二水平方向hd2(即，平面A
‑
A
’
)的示例性结构的垂直截面图。
[0018]图5A是根据本公开的实施例的在蚀刻和图案化选通铁电存储器单元的柱状半导体沟道之后，沿着第一水平方向hd1(即，平面B
‑
B
’
)的示例性结构的垂直截面图。
[0019]图5B是根据本公开的实施例的在蚀刻和图案化选通铁电存储器单元的柱状半导体沟道之后，沿着第二水平方向hd2(即，平面A
‑
A
’
)的示例性结构的垂直截面图。
[0020]图6A是根据本公开的实施例在选通铁电存储器单元的形成的柱状半导体沟道上方沉积栅极介电层之后，沿着第一水平方向hd1(即，平面B
‑
B
’
)的示例性结构的垂直截面图。
[0021]图6B是根据本公开的实施例在选通铁电存储器单元的形成的柱状半导体沟道上方沉积栅极介电层之后，沿着第二水平方向hd2(即，平面A
‑
A
’
)的示例性结构的垂直截面图。
[0022]图7A是根据本公开的实施例的在选通铁电存储器单元的形成的柱状半导体沟道和栅极介电层上方沉积导电金属材料层之后，沿着第一水平方向hd1(即，平面B
‑
B
’
)的示例性结构的垂直截面图。
[0023]图7B是根据本公开的实施例的在选通铁电存储器单元的形成的柱状半导体沟道
和栅极介电层上方沉积导电金属材料层之后，沿着第二水平方向hd2(即，平面A
‑
A
’
)的示例性结构的垂直截面图。
[0024]图8A是根据本公开的实施例的将导电金属材料层图案化以形成选通铁电存储器单元的字线和栅电极之后，沿着第一水平方向hd1(即，平面B
‑
B
’
)的示例性结构的垂直截面图。
[0025]图8B是根据本公开的实施例的在将导电金属材料层图案化以形成选通铁电存储器单元的字线和栅电极之后，沿着第二水平方向hd2(即，平面A
‑
A
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)的示例性结构的垂直截面图。
[0026]图9A是根据本公开的实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：至少一个选通铁电存储器单元，包括：介电材料层，设置在衬底上方；金属底部电极；和铁电介电层，与所述金属底部电极的顶面接触；柱状半导体沟道，覆盖在所述铁电介电层上，并通过所述铁电介电层电容耦合到所述金属底部电极；栅极介电层，包括覆盖在所述铁电介电层上的水平栅极介电部分和横向围绕所述柱状半导体沟道的管状栅极介电部分；栅电极带，包括覆盖在所述水平栅极介电部分上的水平栅电极部分和横向围绕所述管状栅极介电部分的管状栅电极部分；以及金属顶部电极，与所述柱状半导体沟道的顶面接触。2.根据权利要求1所述的半导体器件，其中：所述柱状半导体沟道包括与所述铁电介电层的顶面接触的底面；以及所述选通铁电存储器单元包括金属
‑
铁电
‑
半导体(MFS)电容器。3.根据权利要求1所述的半导体器件，其中：中间金属电极接触所述柱状半导体沟道的底面和所述铁电介电层的顶面；以及所述选通铁电存储器单元包括金属
‑
铁电
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金属(MFM)电容器。4.根据权利要求3所述的半导体器件，其中，所述中间金属电极的顶面的外围与所述柱状半导体沟道的所述底面的外围重合。5.根据权利要求1所述的半导体器件，其中，所述水平栅极介电部分和所述管状栅极介电部分是连续延伸的介电材料层的连接部分，并且具有相同的厚度和相同的材料成分。6.根据权利要求1所述的半导体器件，其中，所述水平栅电极带部分和所述管状栅电极带部分是连续延伸的栅电极带材料的连接部分，并且具有相同的材料成分。7.根据权利要求6所述的半导体器件，其中，所述管状栅电极带部分包括环形顶...

【专利技术属性】
技术研发人员：杨柏峰，杨世海，贾汉中，王圣祯，林佑明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：