存储器器件、晶体管及形成存储单元的方法技术

一种存储器器件、一种晶体管、及其制作方法，所述存储器器件包括存储单元，所述存储单元包括：底部电极层；高介电常数介电层，设置在所述底部电极层上；不连续的晶种结构，包括设置在所述高介电常数介电层上的金属的离散的颗粒；铁电(FE)层，设置在所述晶种结构上且直接接触被所述晶种结构暴露出的所述高介电常数介电层的部分；以及顶部电极层，设置在所述FE层上。FE层上。FE层上。

【技术实现步骤摘要】
存储器器件、晶体管及形成存储单元的方法


[0001]本专利技术的实施例是涉及一种存储器器件、晶体管及形成存储单元的方法。

技术介绍

[0002]铁电(ferroelectric，FE)存储器由于其写入/读取速度快且尺寸小，已成为下一代非易失性存储器的候选项。然而，当在常用的半导体器件材料上生长FE层时，可能难以获得期望的晶体结构。可使用各种材料来形成可改善例如矫顽力(coercivity，E
c
)、剩余极化强度(remanent polarization，P
r
)、磁滞回线方形度(hysteresis loop squareness)(饱和剩磁除以饱和磁化强度)等FE性质的FE层。具体来说，为获得良好的FE性质，可使用各种技术及材料来获得高正交晶相FE层。

技术实现思路

[0003]本专利技术实施例提供一种存储器器件包括存储单元，所述存储单元包括：底部电极层；高介电常数介电层，设置在底部电极层上；不连续的晶种结构，包括设置在高介电常数介电层上的金属的颗粒；铁电(FE)层，设置在晶种结构上且直接接触被晶种结构暴露出的高介电常数介电层的部分；以及顶部电极层，设置在铁电层上。
[0004]本专利技术实施例提供一种晶体管，包括：半导体结构，包括源极区、漏极区、及设置在源极区与漏极区之间的沟道区；不连续的晶种结构，包括设置在沟道区上的金属的颗粒；铁电(FE)层，设置在晶种结构上且直接接触被晶种结构暴露出的沟道区的部分；以及栅极电极，设置在铁电层上。
[0005]本专利技术实施例提供一种形成存储单元的方法，包括：在衬底之上沉积高介电常数介电层；沉积不连续的晶种结构，不连续的晶种结构包括设置在高介电常数介电层上的金属的颗粒；在晶种结构上及在被晶种结构暴露出的高介电常数介电层的部分上生长铁电(FE)层，其中金属促进在铁电层中形成正交相。
附图说明
[0006]结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
[0007]图1A是根据本公开实施例在形成薄膜晶体管(thin film transistor，TFT)的阵列之前的第一示例性结构的垂直剖视图。
[0008]图1B是根据本公开实施例在形成鳍后栅极场效应晶体管(fin back gate field effect transistor)的阵列期间的第一示例性结构的垂直剖视图。
[0009]图1C是根据本公开实施例在形成上层级金属内连线结构(upper
‑
level metal interconnect structure)之后的第一示例性结构的垂直剖视图。
[0010]图2A到图2H各自是示出根据本公开各种实施例的制造存储单元的步骤的垂直剖
random
‑
access memory，MRAM)、铁电(FE)随机存取存储器(ferroelectric(FE)random
‑
access memory，FRAM、F
‑
RAM或FeRAM)及相变存储器(phase
‑
change memory，PCM)。
[0027]FRAM是利用包含FE材料的存储单元来将信息存储为FE极化状态的随机存取存储器。FE材料具有平衡状态体电偶极矩(equilibrium
‑
state bulk electric dipole moment)。当基态晶体结构(ground state crystal structure)涉及离子电荷的空间分离且晶胞(unit cell)缺乏对称中心时，会在固体陶瓷中发生此种现象。微观电偶极矩的纳米级对准(nanoscale alignment)是造成体铁电(bulk ferroelectric)行为的原因。通常，可通过施加适度的外电场来控制偶极极化的量值及其取向。取向的改变可很好地指示所储存的值。
[0028]FRAM一般被组织成单晶体管/单电容器(1T/1C)或双晶体管/双电容器(2T/2C)配置形式，其中每一存储单元包括一个或多个存取晶体管。FRAM的非易失性归因于单元电容器中的FE材料的双稳态特性。单元通常被组织成阵列，例如折叠位线(folded
‑
bit line)、开放位线(open
‑
bit line)架构等，其中通过来自地址解码器电路系统的板线(plate line)及字线信号来选择各个单元，使用感测放大器电路沿着位线从单元中读取数据或向单元写入数据。举例来说，在开放位线架构中，位线可被分成多个段，且可在位线段之间放置差动感测放大器(differential sense amplifiers)。因为可在位线段之间放置感测放大器来将其输出路由到阵列外部，所以可能需要在用于构建字线及位线的层上方放置附加的内连线层。折叠位线阵列架构在整个阵列中对位线成对地进行布线。紧密接近的成对位线可提供优于开放位线阵列的优异共模噪音抑制(common
‑
mode noise rejection)特性。折叠位线架构可由于其优异的噪音抗扰度(noise immunity)而在现代动态随机存取存储器集成电路(dynamic random access memory integrated circuit，DRAM IC)中受到青睐。此种架构之所以被称为折叠的，是因为从电路示意图的角度来看，其以开放阵列架构为基础。折叠阵列架构看上去从列中移除了交替的对(因为两个DRAM单元共享单个位线接触件)中的DRAM单元，然后将DRAM单元从相邻的列移到孔隙中。
[0029]FRAM存储单元可包括FE隧道结(FE tunnel junction，FTJ)。一般来说，FTJ可包括金属
‑
FE
‑
金属(metal
‑
FE
‑
metal，MFM)结构，包括设置在两个金属层(例如，电极)之间的FE层。然而，一些FTJ可包括金属
‑
FE绝缘体
‑
金属(metal
‑
FE
‑
insulator
‑
metal，MFIM)结构，其中介电层设置在FE层与所述金属层中的一者之间。尤其，与MFM结构相比，MFIM结构可提供改善的充电响应。
[0030]铁电场效应晶体管(Ferroelectric field effect transistor，FeFET)是新兴的器件，其中FE层在栅极电极与下伏半导体层的沟道区之间用作栅极绝缘层。FE层中的永久电场极化使得此种类型的器件在不存在任何电偏压的情况下也会保持晶体管的状态(导通或关闭)。
[0031]FE层的FE性质，例如矫顽场(Ec)、剩余极化强度(Pr)、极化
‑
电场(polarization
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【技术保护点】

【技术特征摘要】
1.一种存储器器件，包括存储单元，所述存储单元包括：底部电极层；高介电常数介电层，设置在所述底部电极层上；不连续的晶种结构，包括设置在所述高介电常数介电层上的金属的颗粒；铁电(FE)层，设置在所述晶种结构上且直接接触被所述晶种结构暴露出的所述高介电常数介电层的部分；以及顶部电极层，设置在所述铁电层上。2.根据权利要求1所述的存储器器件，其中所述金属包括W、Mo、或它们的组合。3.根据权利要求1所述的存储器器件，其中所述高介电常数介电层包含AlO、MgO、LaAlO3、或它们的组合。4.根据权利要求3所述的存储器器件，其中所述铁电层包含HfO2、HfZrO、Pb[Zr
x
Ti1‑
x
]O3(0≤x≤1)、PbTiO3、HfLaO、或它们的组合。5.根据权利要求3所述的存储器器件，其中所述铁电层的初生相为正交相。6.根据权利要求1所述的存储器器件，进一步包括：衬底；晶体管，设置在所述衬底上，所述晶体管包括：源极区及漏极区，形成在所述衬底中；沟道区，形成在所述源极区与所述漏极区之间的所述衬底中；晶体管高介电常数介电层，设置在所述沟道区上；...

【专利技术属性】
技术研发人员：贾汉中，马礼修，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：