具有存储器的半导体结构及其形成方法技术

一种半导体结构包括衬底、位于衬底上的互连结构和第一存储单元。第一存储单元位于衬底上方并嵌入互连结构的介电层中。第一存储单元包括第一晶体管和第一数据存储结构。第一晶体管位于第一基底介电层上并嵌入第一介电层中。第一数据存储结构嵌入在第二介电层中并与第一晶体管电连接。第一数据存储结构包括第一电极、第二电极以及夹在第一电极和第二电极之间的存储层。本申请的实施例提供了具有存储器的半导体结构及其形成方法。半导体结构及其形成方法。半导体结构及其形成方法。

【技术实现步骤摘要】
具有存储器的半导体结构及其形成方法


[0001]本申请的实施例涉及具有存储器的半导体结构及其形成方法。

技术介绍

[0002]半导体集成电路(IC)产业经历了指数级的增长。IC材料和设计方面的技术进步产生了一代又一代的IC，每一代IC的电路都比上一代更小、更复杂。在IC演进的过程中，功能密度(即每个芯片区域上互连器件的数量)一般都在增加，而几何尺寸【即使用制造工艺可以创建的最小元件(或线路)】却在减少。这种缩减工艺通常通过提高生产效率和降低相关成本来提供好处。

技术实现思路

[0003]本申请的实施例提供一种半导体结构，包括：衬底；互连结构，位于所述衬底上方；以及第一存储单元，位于所述衬底上方并嵌入在所述互连结构的介电层中，其中所述第一存储单元包括：第一晶体管，位于第一基底介电层上并嵌入在第一介电层中；以及第一数据存储结构，嵌入在第二介电层中并电连接至所述第一晶体管，其中，所述第一数据存储结构包括第一电极、第二电极和夹在所述第一电极和所述第二电极之间的存储层。
[0004]本申请的实施例提供一种半导体结构，包括：衬底，具有部分嵌入在其中的第一晶体管；互连结构，位于所述衬底上，其中，所述互连结构包括位于所述第一晶体管上方的介电层、以及嵌入在所述介电层中并电连接至所述第一晶体管的导电部件；以及存储器器件，嵌入在所述互连结构的所述介电层中，包括：第二晶体管，位于基底介电层上并嵌入在第一介电层中；以及数据存储结构，嵌入在所述第二介电层中并电连接至所述第二晶体管。
[0005]本申请的实施例还提供一种形成半导体结构的方法，包括：提供衬底；在所述衬底上方形成互连结构；以及形成嵌入在所述互连结构中的第一存储单元，包括：形成第一晶体管，包括：在基底介电层上形成导电层；图案化所述导电层以形成源极/漏极电极；在所述基底介电层上形成沟道层以部分地覆盖所述源极/漏极电极；以及在所述沟道层上形成栅极介电层和栅极电极；在所述基底介电层上形成第一介电层以覆盖所述第一晶体管；在所述第一介电层上形成第二介电层；以及形成位于所述第二介电层中并电连接至所述第一晶体管的第一数据存储结构。
附图说明
[0006]当与附图一起阅读时，从以下详细描述中可以最好地理解本公开的各个方面。需要指出的是，根据工业的标准实践，各种部件没有按比例绘制。事实上，为了清楚地讨论性，各种部件的关键尺寸可以任意增加或减少。
[0007]图1是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
[0008]图2A至图2J是示出了根据本公开的一些实施例的制造包括在图1的半导体器件中
的存储器器件的各种中间阶段的截面图。
[0009]图3A是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
[0010]图3B是示出了图3A中的存储器器件的数据存储结构的放大截面图。
[0011]图4A至图4D是示出了根据本公开的一些实施例的制造图3A的数据存储结构的各个中间阶段的截面图。
[0012]图5A是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
[0013]图5B是示出了图5A中的存储器器件的数据存储结构的放大截面图。
[0014]图6A是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
[0015]图6B是示出了图6A中的存储器器件的数据存储结构的放大截面图。
[0016]图7是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
[0017]图8A是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
[0018]图8B是示出了图8A中的存储器器件的数据存储结构的放大截面图。
[0019]图9A至图9E是示出了根据本公开的一些实施例的制造图8A中的存储器器件的数据存储结构的各个中间阶段的截面图。
[0020]图10是示出了根据本公开的一些实施例的具有存储器器件的半导体结构的截面图。
具体实施方式
[0021]下面的公开提供了许多不同的实施例，或实例，用于实施所提供的主题的不同部件。下文描述了组件和布置的具体例子，以简化本公开。当然，这些仅仅是示例，而不是为了限制。例如，在下面的描述中，在第一部件上或在第一部件上形成第二部件可以包括其中第二部件和第一部件直接接触形成的实施例，并且还可以包括在第二部件和第一部件之间形成附加部件从而第二部件和第一部件可以不直接接触的实施例。此外，本公开可以在各种实例中重复参考数字和/或字母。这种重复是为了简单和清楚，其本身并不决定所讨论的各种实施例和/或配置之间的关系。
[0022]此外，为了便于描述，这里可以使用空间上的相对术语，例如“下方”、“下面”、“在
…
下”、“上”、“上方”、“上面”、“在
…
上”、“上边”等，以描述一元件或部件与图中所示的另一个元件或部件的关系。空间上相对的术语意在包括设备在使用或操作中除了图中所描述的方向之外的不同方向。该设备可以以其他方式定向(旋转90度或在其他方向上)，并且这里使用的空间相对描述符同样可以相应地解释。
[0023]本公开的实施例可涉及具有鳍的FinFET(鳍式场效应晶体管)结构。可以通过任何合适的方法进行图案化鳍。例如，可以使用一种或多种光刻工艺，包括双重图案化或多重图案化工艺进行图案化鳍。一般来说，双重图案化或多重图案化工艺结合了光刻和自对准工艺，允许创建的图案具有例如比使用单一的、直接的光刻工艺所能获得的更小的间距。例
如，在一些实施例中，在衬底上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后剩余的间隔件可用于图案化鳍。然而，可使用一种或多种其他适用工艺形成鳍。
[0024]图1是示出根据本公开的一些实施例的半导体结构的截面图。
[0025]参照图1，在一些实施例中，半导体结构500A包括衬底10、一个或多个晶体管15、互连结构50以及嵌入在互连结构50中的存储器器件280。
[0026]在一些实施例中，衬底10是半导体衬底，例如散装半导体衬底、绝缘体上半导体(SOI)衬底或类似的衬底，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。也可以使用其他衬底，例如多层或梯度衬底。衬底10可以是晶圆，例如硅晶圆。在一些实施例中，衬底10的半导体材料可以包括硅；锗；包括碳化硅(SiC)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、砷化铟(InAs)和/或锑化铟(InSb)的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。
[0027]根据设计的要求，衬底10可以是p型衬底、n型衬底或其组合，并且可以在其中具有掺杂区域。衬底10可以配置为N
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金属氧化物半导体(NMOS)器件、PMOS器件、N型鳍式场效应晶本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，包括：衬底；互连结构，位于所述衬底上方；以及第一存储单元，位于所述衬底上方并嵌入在所述互连结构的介电层中，其中所述第一存储单元包括：第一晶体管，位于第一基底介电层上并嵌入在第一介电层中；以及第一数据存储结构，嵌入在第二介电层中并电连接至所述第一晶体管，其中，所述第一数据存储结构包括第一电极、第二电极和夹在所述第一电极和所述第二电极之间的存储层。2.根据权利要求1所述的半导体结构，其中所述第一晶体管包括：垂直堆叠在所述第一基底介电层上的栅极电极、沟道层和栅极介电层；以及源极/漏极电极，位于所述栅极电极的两侧并部分地被所述沟道层覆盖，其中所述沟道层和所述源极/漏极电极的底面与所述第一基底介电层接触。3.根据权利要求2所述的半导体结构，其中所述第一数据存储结构的所述第一电极电连接至所述第一晶体管的栅极电极。4.根据权利要求1所述的半导体结构，其中所述存储层包括铁电材料。5.根据权利要求1所述的半导体结构，其中所述第一电极包括基底部分和从所述基底部分的顶面突出的多个突出部分，所述存储层的部分位于所述基底部分或多个突出部分的突出部分上，并横向夹在所述第二电极和所述第二介电层之间。6.根据权利要求1所述的半导体结构，其中所述第一电极与所述第二介电层横向隔开开，所述第二电极和所述存储层的部分横向地位于所述第一电极和所述第二介电层之间并与所述第一介电层接触。7.根据权利要求1所述的半导体结构，其中，所述第一数据存储结构包括彼此相对的第一侧壁和...

【专利技术属性】
技术研发人员：吴昭谊，林佑明，贾汉中，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：