半导体测试结构制造技术

本发明专利技术涉及一种半导体测试结构，用于在测试MOS器件的栅电容时作为栅电极的引出端与外部测试结构连接。所述半导体测试结构包括衬底，所述衬底上设有待测试的MOS器件；焊盘，用于连接外部测试结构；顶层金属层，与所述焊盘和待测试的MOS器件的栅电极均连接；底层金属层，所述底层金属层与所述衬底、焊盘和顶层金属层均不互连。本发明专利技术的技术方案通过串联连接多个寄生电容的方法，减小了与栅电容并联连接的总寄生电容，从而降低了总寄生电容对栅电容测试结果的影响，获得了准确的栅电容测试结果。

【技术实现步骤摘要】
半导体测试结构
本专利技术涉及半导体器件制造领域，特别是涉及一种半导体测试结构。
技术介绍
随着半导体工艺的不断发展，集成电路已经从制造在单个芯片上的少数连接器件发展到数百万个器件，当前的集成电路所提供的性能和复杂度也不断增加。金属-氧化物-半导体(MOS)晶体管作为半导体制造中的最基本器件，被广泛适用于各种集成电路中。栅介质层的厚度是MOS器件的重要规格参数，因为其直接影响MOS器件的阈值电压的准确性。现有技术中测试栅介质层的厚度时，通常使用电容-电压测试的方法获取栅电容，再根据栅电容计算获得栅介质层的厚度。但是目前的栅电容测试结构中存在较大的寄生电容，并导致栅电容的测试结果与实际值之间存在较大偏差。因此，为了解决现有的栅电容测试结果不准确的问题，亟需提供一种可靠的半导体测试结构。
技术实现思路
基于此，有必要针对栅电容测试结果不准确的问题，提供一种半导体测试结构。为了实现本专利技术的目的，本专利技术采用如下技术方案：一种半导体测试结构，用于在测试MOS器件的栅电容时作为栅电极的引出端与外部测试结构连接，其特征在于，所述半导体测试结构包括：衬底，所述衬底上设有待测试的MOS器件；焊盘，用于连接外部测试结构；顶层金属层，与所述焊盘和待测试的MOS器件的栅电极均连接；底层金属层，与所述栅电极、焊盘和顶层金属层均不互连。在其中一个实施例中，所述半导体测试结构还包括至少一层中间金属层，所述中间金属层设于所述底层金属层和顶层金属层之间，所述中间金属层与顶层金属层、底层金属层在垂直方向上均至少部分重叠，所述中间金属层与所述底层金属层和顶层金属层中的至少一层不互连。在其中一个实施例中，所述中间金属层与所述顶层金属层和底层金属层均不互连。在其中一个实施例中，所述半导体测试结构包括至少两层中间金属层，所述至少两层中间金属层均设于所述底层金属层和顶层金属层之间，相邻的所述顶层金属层、至少两层中间金属层与底层金属层均在垂直方向上均至少部分重叠，所述底层金属层和顶层金属层中的至少一层与任一中间金属层均不互连。在其中一个实施例中，所述至少两层中间金属层之间均不互连。在其中一个实施例中，所述焊盘设于所述顶层金属层的表面。在其中一个实施例中，所述顶层金属层表面设有钝化层，所述钝化层具有开口，在所述开口暴露所述顶层金属层的部分构成所述焊盘。在其中一个实施例中，所述顶层金属层与所述待测试的MOS器件的栅电极通过至少一层互连金属层和至少两个导电插塞连接，所述互连金属层和导电插塞均不与所述底层金属层连接。在其中一个实施例中，所述底层金属层和顶层金属层之间填充有介质层，所述介质层的材料的介电常数不大于5。在其中一个实施例中，所述介质层的材料为氧化硅或氮化硅。上述半导体测试结构，用于在测试MOS器件的栅电容时作为栅电极的引出端与外部测试结构连接。所述半导体测试结构包括衬底，所述衬底上设有待测试的MOS器件；焊盘，用于连接外部测试结构；顶层金属层，与所述焊盘和待测试的MOS器件的栅电极均连接；底层金属层，所述底层金属层与所述衬底、焊盘和顶层金属层均不互连。本专利技术的技术方案通过串联连接多个寄生电容的方法，减小了与栅电容并联连接的总寄生电容，从而降低了总寄生电容对栅电容测试结果的影响，获得了准确的栅电容测试结果。附图说明图1为传统的半导体测试结构的结构示意图；图2为传统的半导体测试结构中寄生电容的电路示意图；图3为一实施例中的半导体测试结构的结构示意图；图4为一实施例中的部分金属层连接的半导体测试结构的结构示意图；图5为图4实施例中的半导体测试结构中寄生电容的电路示意图；图6为一实施例中的金属层均不互连的半导体测试结构的结构示意图；图7为图6实施例中的半导体测试结构中寄生电容的电路示意图；图8为一实施例中的焊盘连接方式的示意图；图9为一实施例中的包含介质层的半导体测试结构的结构示意图。具体实施方式为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的首选实施例。但是，本专利技术可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本专利技术的公开内容更加透彻全面。除非另有定义，本文所使用的所有的技术和科学术语与属于本专利技术的
的技术人员通常理解的含义相同。本文中在本专利技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本专利技术。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。在本专利技术的描述中，需要理解的是，术语“上”、“下”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方法或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。如图1所示是传统的MOS器件的半导体测试结构，在半导体器件制造的过程中，需要在器件区域的相邻金属层之间设置导电插塞，以形成相邻金属层之间的电连接，从而控制相应的器件运行。在器件区域沉积和蚀刻以形成导电插塞时，在所述半导体测试结构中也会同时形成导电插塞(图中351和352)。使用传统的电容半导体测试结构进行测试时，所述底层金属层300与衬底100之间形成寄生电容C1，所述栅电极220与衬底100之间形成栅电容Creal，所述寄生电容C1与栅电容Creal构成如图2所示的并联连接，则测试电容Cmeasure＝C1+Creal，所述寄生电容C1会导致测试电容Cmeasure与栅电容Creal之间存在较大的偏差，因此测试结果不能反映真实的栅电容Creal。图3是一实施例中的半导体测试结构的结构示意图，所述半导体测试结构包括：衬底100，所述衬底100上设有待测试的MOS器件；焊盘500，用于连接外部测试结构；顶层金属层400，与所述焊盘500和待测试的MOS器件的栅电极220均连接；底层金属层300，所述底层金属层300与所述栅电极220、焊盘500和顶层金属层400均不互连。在本实施例中，所述半导体测试结构用于在测试MOS器件的栅电容时作为栅电极220的引出端与外部测试结构连接。所述MOS器件形成在衬底100的表面，所述MOS器件包括栅介质层210和栅电极220。所述栅介质层210的材料为Ta2O5、TiO2、TiN、Al2O3、Pr2O3、La2O3、LaAlO3、HfO2、ZrO2等高K(介电常数K大于7)的金属氧化物，从而提高载流子的迁移率，提高器件性能。所述栅电极220的材料可以为多晶硅层或金属电极层。本实施例中的半导体测试结构适用于不同厚度、不同材料的MOS器件的栅电容测试，因此本实施例不对MOS器件的栅介质层210和栅电极220的材料和厚度进行具体限定。在一实施例中，所述顶层金属层400与所述待测试的MOS器本文档来自技高网...

【技术保护点】
1.一种半导体测试结构，用于在测试MOS器件的栅电容时作为栅电极的引出端与外部测试结构连接，其特征在于，所述半导体测试结构包括：/n衬底，所述衬底上设有待测试的MOS器件；/n焊盘，用于连接外部测试结构；/n顶层金属层，与所述焊盘和待测试的MOS器件的栅电极均连接；/n底层金属层，与所述栅电极、焊盘和顶层金属层均不互连。/n

【技术特征摘要】
1.一种半导体测试结构，用于在测试MOS器件的栅电容时作为栅电极的引出端与外部测试结构连接，其特征在于，所述半导体测试结构包括：
衬底，所述衬底上设有待测试的MOS器件；
焊盘，用于连接外部测试结构；
顶层金属层，与所述焊盘和待测试的MOS器件的栅电极均连接；
底层金属层，与所述栅电极、焊盘和顶层金属层均不互连。


2.根据权利要求1所述的半导体测试结构，其特征在于，所述半导体测试结构还包括至少一层中间金属层，所述中间金属层设于所述底层金属层和顶层金属层之间，所述中间金属层与顶层金属层、底层金属层在垂直方向上均至少部分重叠，所述中间金属层与所述底层金属层和顶层金属层中的至少一层不互连。


3.根据权利要求2所述的半导体测试结构，其特征在于，所述中间金属层与所述顶层金属层和底层金属层均不互连。


4.根据权利要求2所述的半导体测试结构，其特征在于，所述半导体测试结构包括至少两层中间金属层，所述至少两层中间金属层均设于所述底层金属层和顶层金属层之间，相邻的所述顶层金属层、至少两层中间金属层与...

【专利技术属性】
技术研发人员：钱仕兵，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽;34