一种多头字线驱动器电路并入有弯曲栅极晶体管以减小原本针对介接到紧密间距阵列线可实现的间距。在某些示范性实施例中，三维存储器阵列包含多个存储器区块以及水平横跨至少一个存储器区块的阵列线。垂直活性区域条设置在第一存储器区块下方，且各自多个弯曲栅极电极与每一各自活性区域条相交以界定个别源极／漏极区。源极／漏极区每隔一个地耦合到用于所述活性区域条的偏压节点，且其余源极／漏极区分别耦合到与所述第一存储器区块相关联的各自阵列线，借此形成用于所述各自阵列线的各自第一驱动器晶体管。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及含有存储器阵列的半导体集成电路，且在优选实施例中，本专利技术尤其涉 及单片三维存储器阵列。
技术介绍
半导体处理技术和存储器单元技术的不断发展己持续增加集成电路存储器阵列中所 实现的密度。举例来说，某些无源元件存储器单元阵列(例如包含反熔丝单元的存储器 单元阵列)可制造为具有接近用于特定字线互连层的最小特征尺寸(F)和最小特征间隔 的字线，且还具有接近用于特定位线互连层的最小特征宽度和最小特征间隔的位线。而 且，具有一个以上存储器单元平面或层的三维存储器阵列已制造为在每一存储器平面上 实施此类所谓的4F2存储器单元。在Johnson的题为"Vertically Stacked Field Programmable Nonvolatile Memory and Method of Fabrication"的第6,034,882号美国专利中以及在Zhang 的题为"Three-Dimensional Read-Only Memory Array"的第5,835,396号美国专利中描述 了示范性三维存储器阵列。在每一存储器平面上实施此类具有4F2存储器单元的三维存储器阵列在解码和能与 此类紧密间距的阵列线介接的存储器层接口电路的设计和布局方面提出了挑战。
技术实现思路
一种多头字线驱动器电路并入弯曲栅极晶体管以减小针对介接到紧密间距阵列线原 本可实现的间距。在某些示范性实施例中，三维存储器阵列包含多个存储器区块以及水 平横跨至少一个存储器区块的阵列线。垂直活性区域条设置在第一存储器区块下方，且 各自多个弯曲栅极电极与每一各自活性区域条相交以界定个别源极/漏极区。源极/漏极区 每隔一个地耦合到用于所述活性区域条的偏压节点，且其余源极/漏极区分别耦合到与所 述第一存储器区块相关联的各自阵列线，借此形成用于所述各自阵列线的各自第一驱动 器晶体管。在某些实施例中，存储器阵列包含以多个存储器区块组织的无源元件存储器单元阵 列。字线优选由在两个或两个以上字线层上的短字线区段形成，所述短字线区段并联连 接在一起以形成给定字线。共用的垂直连接优选将字线区段连接在一起，且进一步将字线连接到一般设置在存储器阵列下方的相关联的字线驱动器电路。在某些实施例中，字 线驱动器电路将相关联的字线耦合到选定的偏压线或与驱动器电路相关联的未选定的偏 压线。在某些实施例中，无源元件存储器阵列(PEMA)可并入一次性写入存储器单元或传 导性较少会极度改变的存储器单元，且可为熔丝型单元或反熔丝型单元。存储器单元优 选包含反熔丝存储器单元，且存储器阵列优选具有一个以上字线层，其每一者与各自位 线层相关联。在某些方面中，本专利技术提供一种集成电路，其包含存储器阵列，所述存储器阵列包 括多个存储器区块。所述存储器阵列包含水平横跨至少一个存储器区块的多个阵列线。 所述存储器阵列还包含M多个垂直活性区域条，其设置成至少部分在第一存储器区块下 方。所述存储器阵列进一步包含各自多个栅电极，其与每一各自活性区域条相交以界定 个别源极/漏极区，源极/漏极区每隔一个地耦合到用于所述各自活性区域条的各自偏压节 点，且其余源极/漏极区分别耦合到与第一存储器区块相关联的各自阵列线，借此形成用 于各自阵列线的各自第一驱动器晶体管。所述存储器阵列还包含沿着第一存储器区块的 一侧的连接区域，用于形成从与第一存储器区块相关联的各自阵列线到下部互连层上的 各自电极的垂直连接，所述各自电极耦合到用于所述阵列线的相应第一驱动器晶体管。在另一方面中，本专利技术提供一种集成电路，其包含三维存储器阵列，其具有一个 以上存储器平面，每一平面包括多个第一类型的阵列线；以及多个阵列线驱动器电路， 其各自一者用于每一各自阵列线，其中每一阵列线驱动器电路包括至少一个弯曲栅极晶 体管。在另一方面中，本专利技术提供一种集成电路，其包含设置在介电层上方的存储器阵列。 所述存储器阵列包含水平横跨所述存储器阵列的至少一部分的多个阵列线，以及多个阵 列线驱动器电路，其各自一者用于每一各自阵列线。所述多个阵列线驱动器电路包含大 体上布置在至少一列中的多个具有第一传导性类型的第一驱动器晶体管，所述第一驱动 器晶体管中的至少一些包括设置在所述存储器阵列下方的弯曲栅极晶体管。本专利技术在若干方面适用于具有存储器阵列的集成电路、存储器单元和存储器阵列结 构、用于操作此类集成电路和存储器阵列的方法、用于形成或制造此类集成电路和存储 器阵列的方法以及对此类集成电路或存储器阵列进行编码的计算机可读媒体，其全部如 本文更详细描述且如所附权利要求书中所陈述。而且，本文描述的专利技术性概念可单独使 用或组合使用。 上述是概要且因此在必要时含有细节的简化、概括和省略。因此，所属领域的技术 人员将了解，上述概要仅是说明性的，且不期望其以任何方式限制本专利技术。从下文陈述 的具体实施方式可了解如仅由权利要求书界定的本专利技术的其它方面、专利技术性特征和优点。 附图说明通过参看附图，所属领域的技术人员可更好地理解本专利技术，并了解其许多目的、特 征和优点。图1是表示具有分段字线布置的三维存储器阵列的示意图。图2是表示三维存储器阵列的字线层和位线层的俯视图，其展示2:1交错的字线区 段，其中对用于区块的字线区段的一半的垂直连接在区块的左侧，且对用于区块的字线 区段的另一半的垂直连接在区块的右侧。另外，来自两个相邻区块的字线区段共用每一 垂直连接。图3是表示多头字线解码器的示意图，所述解码器具有垂直于字线区段而横穿的偏压线且具有平行于字线区段而横穿的行选择线。图4是表示多头字线解码器的示意图，其具有在存储器阵列的至少一部分上隔开的多个四头驱动器电路(例如图3中所描绘)。图5是用于实施多个阵列线驱动器晶体管的传统电路布局的图。图6是有用于实施并入弯曲栅极晶体管的多个晶体管的电路布局的图。图7是有用于实施并入弯曲栅极晶体管的多个阵列线驱动器晶体管的电路布局的图。图8是如图3所示的四头字线驱动器电路的示范性电路布局的图。图9是展示如图3所示的四头字线驱动器电路的示范性电路布局的某些层的图。图IO是展示如图3所示的四头字线驱动器电路的示范性电路布局的某些层的图。图11是用于多头阵列线驱动器电路的驱动器晶体管的有用相对布置的方框图。图12是用于多头阵列线驱动器电路的驱动器晶体管的有用相对布置的方框图。图13是用于多头阵列线驱动器电路的驱动器晶体管的有用相对布置的方框图。图14是有用于实施并入弯曲栅极晶体管的多个阵列线驱动器晶体管的电路布局的图。图15是有用于实施并入弯曲栅极晶体管的多个阵列线驱动器晶体管的电路布局的图。图16是有用于实施并入弯曲栅极晶体管的多个阵列线驱动器晶体管的电路布局的 图。图17是有用于实施并入弯曲栅极晶体管的多个阵列线驱动器晶体管的电路布局的图。不同图式中相同参考符号的使用指示类似或相同项目。具体实施方式现参看图1，展示一示意图，其表示具有分段字线布置的三维存储器阵列。每一字 线由在存储器阵列的至少一个(且有利地为一个以上)字线层上的一个或一个以上字线 区段形成。举例来说，第一字线由设置在存储器阵列的一个字线层上的字线区段130和 由设置在另一字线层上的字线区段132形成。字线区段130、 132通过垂直连接128连接 以形成第一字线。垂直连接12本文档来自技高网...
【技术保护点】
一种集成电路，其包括： 存储器阵列，其包括多个存储器区块，所述存储器阵列具有水平横跨至少一个存储器区块的多个阵列线； Ｍ多个垂直活性区域条，其设置成至少部分在第一存储器区块下方； 各自多个栅电极，其与每一各自活性区域条相交以界定个别源极／漏极区，源极／漏极区每隔一个地耦合到用于所述各自活性区域条的各自偏压节点，且其余源极／漏极区分别耦合到与所述第一存储器区块相关联的各自阵列线，借此形成用于所述各自阵列线的各自第一驱动器晶体管；以及 连接区域，其沿着所述第一存储器区块的一侧以用于形成从与所述第一存储器区块相关联的各自阵列线到下部互连层上的各自电极的垂直连接，所述各自电极耦合到用于所述阵列线的相应第一驱动器晶体管。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：克里斯托弗J佩蒂，罗伊E朔伊尔莱因，坦迈库马尔，阿比希吉特班迪奥帕迪亚，
申请(专利权)人：桑迪士克三D公司，
类型：发明
国别省市：US[美国]
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