包含键合的存储器管芯和外围逻辑管芯的三维存储器器件及其制作方法技术

第一管芯包括三维存储器器件和第一铜焊盘。第二管芯包括外围逻辑电路和第二铜焊盘，该外围逻辑电路包含位于半导体衬底上的CMOS器件。通过铜互扩散将第一铜焊盘与第二铜焊盘键合以在第一管芯与第二管芯之间的接口处提供相应的第一铜焊盘和相应的第二铜焊盘的多个键合对，从而形成键合组件。

Three dimensional memory device including bonded memory core and peripheral logic core and its fabrication method

【技术实现步骤摘要】
【国外来华专利技术】包含键合的存储器管芯和外围逻辑管芯的三维存储器器件及其制作方法相关申请本申请要求于2018年1月17日提交的美国非临时申请序列号15/873,101的优先权的权益，其全部内容通过引用并入本文。
本公开一般涉及半导体器件领域，具体地说，涉及包含与外围逻辑管芯键合的存储器管芯的三维存储器器件及制造该器件的方法。
技术介绍
近年来，提出了采用三维存储器堆叠结构的超高密度存储器器件。例如，3DNAND堆叠的存储器器件可以由绝缘材料和间隔材料层的交替堆叠阵列形成，绝缘材料和间隔材料层形成为导电层或被包含外围器件(例如，驱动器/逻辑电路)的衬底上方的导电层替换。存储器开口通过交替堆叠形成，并且填充有存储器堆叠结构，每个存储器堆叠结构包括存储器元件的垂直堆叠和垂直半导体沟道。
技术实现思路
根据本公开的一个方面，提供一种半导体结构，其包括：第一管芯，其包括三维存储器器件，该三维存储器器件包括存储器元件的三维阵列、上覆或下覆在存储器元件的三维阵列的第一电介质材料层和嵌入在第一电介质材料层中并对三维存储器器件内的相应节点电短路的第一铜焊盘；以及第二管芯，其包括半导体衬底、包括位于半导体衬底上的互补金属氧化物半导体(CMOS)器件的外围逻辑电路、上覆或下覆CMOS器件的第二电介质材料层和嵌入在第二电介质材料层中并对CMOS器件内的相应节点电短路的第二铜焊盘，其中，第一铜焊盘通过铜互扩散与第二铜焊盘键合，以在第一管芯和第二管芯之间的接口处提供相应的第一铜焊盘和相应的第二铜焊盘的多个键合对。>根据本公开的另一方面，半导体结构包括第一管芯和第二管芯，第一管芯包括三维存储器器件，该三维存储器器件包括NAND存储器元件的三维阵列，第二管芯包括半导体衬底、外围逻辑电路，外围逻辑电路包括位于半导体衬底上的互补金属氧化物半导体(CMOS)器件。第一管芯与第二管芯键合。第二管芯的CMOS器件的栅极结构位于第一管芯的NAND存储器元件的三维阵列和包含由CMOS器件的沟道分离的有源区的第二管芯的半导体衬底之间。根据本公开的另一方面，形成半导体结构的方法包括提供第一管芯，第一管芯包括三维存储器器件，三维存储器器件包括NAND存储器元件的三维阵列；提供第二管芯，第二管芯包括半导体衬底和外围逻辑电路，外围逻辑电路包括位于半导体衬底上的互补金属氧化物半导体(CMOS)器件；以及通过将第一管芯与第二管芯键合而形成键合组件。附图说明图1是根据本公开的第一个实施例的在形成半导体器件、包括氮化硅层的下层级电介质层、下金属互连结构和半导体衬底上的平面半导体材料层后的第一示例性结构的垂直横截面图。图2是根据本公开的一个实施例的在形成第一绝缘层和第一间隔材料层的第一层交替堆叠后的第一示例性结构的垂直横截面图。图3是根据本公开的一个实施例的在第一层交替堆叠上对第一层楼梯形区域进行图案化并形成第一层反阶梯式(retro-stepped)电介质材料部分后的第一示例性结构的垂直横截面图。图4A是根据本公开的一个实施例的在形成第一层存储器开口和第一层支撑开口后的第一示例性结构的垂直横截面图。图4B是沿着图4A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图4A的垂直横截面图的平面。图5是根据本公开的一个实施例的在形成牺牲存储器开口填充部分和牺牲支撑开口填充部分之后的第一示例性结构的垂直横截面图。图6是根据本公开的一个实施例的在形成第二绝缘层和第二间隔材料层的第二层交替堆叠、第二层反阶梯式电介质材料部分和第二绝缘帽层后的第一示例性结构的垂直横截面图。图7A是根据本公开的一个实施例的在形成层间存储器开口和层间支撑开口之后的第一示例性结构的垂直横截面图。图7B是沿图7A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图7A的垂直横截面图的平面。图8是根据本公开的一个实施例的在形成存储器堆叠结构之后的第一示例性结构的垂直横截面图。图9A–图9H是根据本公开的一个实施例的在形成柱状沟道部分、存储器堆叠结构、电介质核心(core)和漏极区期间层间存储器开口的连续垂直横截面图。图10A是根据本公开的一个实施例的在形成第一贯穿堆叠通孔空腔后的第一示例性结构的垂直横截面图。图10B是沿图10A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图10A的垂直横截面图的平面。图11是根据本公开的一个实施例的在形成贯穿堆叠绝缘材料部分之后的第一示例性结构的垂直横截面图。图12A是根据本公开的一个实施例的在形成背面接触沟槽之后的第一示例性结构的垂直横截面图。图12B是沿图12A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图12A的垂直横截面图的平面。图13A是根据本公开的一个实施例的在用导电层替换牺牲材料层并形成绝缘间隔体和背面接触通孔结构之后的第一示例性结构的垂直横截面图。图13B是沿图13A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图13A的垂直横截面图的平面。图14A是根据本公开的一个实施例的在形成漏极接触通孔结构和形成字线接触通孔结构之后的第一示例性结构的垂直横截面图。图14B是沿着图14A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图14A的垂直横截面图的平面。图15是根据本公开的一个实施例的在形成第二贯穿轨道通孔空腔和形成贯穿电介质通孔空腔后的第一示例性结构的垂直截面图。图16A是根据本公开的一个实施例的在形成贯穿堆叠接触通孔结构和形成贯穿电介质接触通孔结构后的第一示例性结构的垂直横截面图。图16B是沿图16A中的水平面B–B’的第一示例性结构的水平横截面图。锯齿形垂直面A-A’对应于图16A的垂直横截面图的平面。图17是根据本公开的一个实施例的在第一管芯的制造期间形成上金属线结构之后的第一示例性结构的垂直横截面图。图18是根据本公开的一个实施例的在制造第一管芯期间第一示例性结构的替代实施例的垂直横截面图。图19是根据本公开的一个实施例的可用于提供第二管芯的第二示例性结构的垂直横截面图。图20是根据本公开的一个实施例的在减薄半导体衬底的背面之后的第二示例性结构的垂直横截面图。图21是根据本公开的一个实施例的在形成第一铜焊盘之后第一示例性结构的替代实施例的垂直截面图。图22是根据本公开的一个实施例，通过键合图21的第一示例性结构的替代实施例和图20的第二示例性结构而形成的第一示例性键合组件的垂直横截面图。图23是根据本公开的一个实施例的在形成贯穿衬底通孔结构和键合焊盘后的第一示例性键合组件的垂直横截面图。图24是根据本公开的一个实施例，通过键合通过形成第一铜焊盘而修改的图17的第一示例性结构与图20的第二示例性结构而形成的第一示例性键合组件的本文档来自技高网...

【技术保护点】
1.一种半导体结构，其包括：/n第一管芯，其包括三维存储器器件，所述三维存储器器件包括存储器元件的三维阵列、上覆或下覆所述存储器元件的三维阵列的第一电介质材料层，以及嵌入在所述第一电介质材料层中并对所述三维存储器器件内的相应节点电短路的第一铜焊盘；以及/n第二管芯，其包括半导体衬底、包括位于上述半导体衬底上的互补金属氧化物半导体器件即CMOS器件的外围逻辑电路、上覆或下覆所述CMOS器件的第二电介质材料层，以及嵌入在所述第二电介质材料层中并对所述CMOS器件内的相应节点电短路的第二铜焊盘，/n其中，所述第一铜焊盘通过铜互扩散与所述第二铜焊盘键合，以在所述第一管芯和所述第二管芯之间的接口处提供相应的第一铜焊盘和相应的第二铜焊盘的多个键合对。/n

【技术特征摘要】
【国外来华专利技术】20180117 US 15/873,1011.一种半导体结构，其包括：
第一管芯，其包括三维存储器器件，所述三维存储器器件包括存储器元件的三维阵列、上覆或下覆所述存储器元件的三维阵列的第一电介质材料层，以及嵌入在所述第一电介质材料层中并对所述三维存储器器件内的相应节点电短路的第一铜焊盘；以及
第二管芯，其包括半导体衬底、包括位于上述半导体衬底上的互补金属氧化物半导体器件即CMOS器件的外围逻辑电路、上覆或下覆所述CMOS器件的第二电介质材料层，以及嵌入在所述第二电介质材料层中并对所述CMOS器件内的相应节点电短路的第二铜焊盘，
其中，所述第一铜焊盘通过铜互扩散与所述第二铜焊盘键合，以在所述第一管芯和所述第二管芯之间的接口处提供相应的第一铜焊盘和相应的第二铜焊盘的多个键合对。


2.根据权利要求1所述的半导体结构，其中：
所述三维存储器器件包括字线和位线，用于在所述存储器元件的三维阵列内单独访问所述存储元件；以及
所述CMOS器件包括：
字线驱动器，其驱动所述字线中的相应的一个；
位线驱动器，其驱动所述位线中的相应的一个；以及
感测放大器电路，其与所述位线电连接，并且被配置成读取所述存储器元件的三维阵列内所选择的存储器单元的状态。


3.根据权利要求1所述的半导体结构，其中：
所述存储器单元的三维阵列位于垂直NAND串的二维阵列内；
所述垂直NAND串的阵列中的每个垂直NAND串包括由字线控制的电荷存储元件和垂直半导体沟道，所述垂直半导体沟道的端部连接到相应的位线；
所述第一铜焊盘的第一子集对相应的位线电短路；以及
所述第一铜焊盘的第二子集对相应的字线电短路。


4.根据权利要求3所述的半导体结构，其中所述第一管芯包含：
半导体材料层，其接触所述垂直NAND串的每个垂直半导体沟道的端部；以及
金属互连结构，其与所述半导体材料层垂直隔开，并且比所述垂直半导体沟道更靠近所述半导体材料层。


5.根据权利要求4所述的半导体结构，其中：
所述金属互连结构被嵌入在互连级电介质材料层中，所述互连级电介质材料层相对于所述第一电介质材料层位于所述半导体材料层的相对侧；
所述第一管芯还包括与所述互连级电介质材料层接触的附加半导体衬底；以及
包括附加CMOS器件的附加外围逻辑电路位于所述附加半导体衬底上，并且电耦合到所述三维存储器器件的至少一个节点。


6.根据权利要求5所述的半导体结构，其中所述附加CMOS器件被配置为在高于所述第二管芯的所述CMOS器件的电压下工作。


7.根据权利要求4所述的半导体结构，其中：
所述第二管芯还包括附加三维存储器器件，所述附加三维存储器器件包括附加存储器元件的三维阵列；
所述附加存储器元件的三维阵列位于附加垂直NAND串的二维阵列内；
所述附加垂直NAND串包括由附加字线和附加位线控制的电荷存储元件；以及
位于所述半导体衬底上的所述CMOS器件包括用于所述附加字线的驱动器电路和用于所述附加位线的驱动器电路。


8.根据权利要求4所述的半导体器件，其中：
所述第一管芯还包括相对于所述第一管芯中的所述半导体材料层位于所述第一铜焊盘的相对侧上的第三铜焊盘；
所述半导体器件还包括第三管芯，所述第三管芯包括附加三维存储器器件，所述附加三维存储器器件包括附加存储器元件的三维阵列和连接到所述附加三维存储器器件的相应节点的第四铜焊盘；
所述第三铜焊盘通过铜互扩散与所述第四铜焊盘键合，以在所述第一管芯和所述第三管芯之间的接口处提供相应的第三铜焊盘和相应的第四铜焊盘的附加多个键合对。


9.根据权利要求1所述的半导体结构，其进一步包括：
贯穿衬底通孔结构，其延伸通过所述半导体衬底和所述第二管芯的所述第二电介质材料层；
贯穿衬底通孔接触焊盘，其嵌入在所述第二电介质材料层中，接触所述贯穿衬底通孔结构，并且在所述第一管芯和所述第二管芯之间的所述接口的平面内具有水平表面；以及
键合焊盘，其位于所述半导体衬底上并且接触所述贯穿衬底通孔结构。


10.根据权利要求1所述的半导体结构，其中，所述第二管芯的所述CMOS器件的栅极结构位于所述第一管芯的所述存储器元件的三维阵列和所述第二管芯的所述半导体衬底之间，所述第二管芯的所述半导体衬底...

【专利技术属性】
技术研发人员：西田昭雄，
申请(专利权)人：闪迪技术有限公司，
类型：发明
国别省市：美国;US