半导体装置制造方法及图纸

一种半导体装置，包括：逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及与逻辑存储器芯片层叠的多个存储器芯片。所述多个存储器芯片中的至少一个包括多个接收块。所述多个接收块中的每个接收所述输入信号之中的输入信号和所述选通信号，且控制输入信号和选通信号中的任意一个的相位。

【技术实现步骤摘要】
半导体装置相关申请的交叉引用本申请要求2013年12月2日向韩国知识产权局提交的申请号为10-2013-0148513的韩国专利申请的优先权，其全部内容通过引用合并于此。
各种实施例涉及一种半导体装置，且更具体而言，涉及一种控制所发送信号的相位的半导体装置。
技术介绍
为了提高半导体装置的集成度，已经开发了3D(三维)半导体装置，其中层叠并封装多个存储器芯片。在3D半导体装置中，由于垂直地层叠两个或更多个存储器芯片，因此可以在相同面积内获得最大的集成度。可以采用各种方法来实现3D半导体装置。在方法之一中，将具有相同结构的多个存储器芯片层叠，然后利用诸如金属线的导线来将其相互电耦合以作为一个半导体装置来操作。近来，本领域中已经公开了TSV(穿通硅通孔)型的半导体装置，其中，穿通硅通孔被形成为穿过多个层叠的存储器芯片，使得所有的存储器芯片相互电耦合。在TSV型的半导体装置中，由于穿通硅通孔垂直地穿过相应的存储器芯片以将其相互电耦合，因此与相应存储器芯片通过使用导线的外围布线来相互电耦合的半导体装置相比，可以有效减少封装体的面积。各个存储器芯片可以接收数据信号、命令信号和各种控制信号。由于各种因素，要传输的信号可能需要在相位上被控制。例如，由于从发送单元至接收单元的要经过长距离传输的信号可能比通过短距离来传输的信号延迟得更多而被接收，因此可能要控制具有长传输距离的信号的相位。作为另一个例子，由于信号可能因为工艺、电压或温度上的变化而被延迟地接收，因此可能要控制信号的相位。
技术实现思路
在本专利技术的一个实施例中，一种半导体装置包括：逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及与逻辑存储器芯片层叠的多个存储器芯片，其中所述多个存储器芯片中的至少一个包括多个接收块，以及其中所述多个接收块中的每个接收所述输入信号之中的输入信号和所述选通信号，且控制输入信号和选通信号中的任意一个的相位。在本专利技术的一个实施例中，一种半导体装置包括：第一存储器芯片，其包括将输入信号和选通信号输出的发送块；以及第二存储器芯片，其包括接收输入信号和选通信号的接收块，其中在相位控制模式的情况下，发送块输出输入信号和选通信号，使得它们被同时使能预定的次数，以及其中在相位控制模式的情况下，接收块设置用于输入信号和选通信号中的任意一个的延迟量。在本专利技术的一个实施例中，一种系统包括：处理器；控制器，被配置成从处理器接收一个或更多个请求以及一个或更多个数据；以及存储器单元，被配置成从控制器接收所述一个或更多个请求以及所述一个或更多个数据，其中存储器单元包括：逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及与逻辑存储器芯片层叠的多个存储器芯片，其中所述多个存储器芯片中的至少一个包括多个接收块，以及其中所述多个接收块中的每个接收输入信号，且控制输入信号和选通信号中的任意一个的相位。根据本专利技术的实施例，半导体装置可以有效地控制信号的相位。附图说明结合附图描述特征、方面和实施例，在附图中：图1示例性示出根据本专利技术实施例的半导体装置的图；图2是解释在图1所示的半导体装置中信号在传输期间被延迟且造成相位差的情况的图；图3是示出图1所示的第一接收块的详细配置的框图；图4是详细示出图1所示的第一接收块的电路图；图5是示出图4所示的延迟单元中的第一延迟代码和延迟量之间的关系的图；图6是解释图1所示的第一接收块的操作方法的时序图；图7是解释图1所示的第二接收块的操作方法的时序图；图8是详细示出图4所示的延迟单元的一个实施例的电路图；图9是示出图8所示的延迟单元中的第一延迟代码和延迟量之间的关系的图；图10是解释包括图8所示的延迟单元的第一接收块的操作方法的时序图；图11是示例性示出根据本专利技术实施例的半导体装置的图；图12是解释在图11所示的半导体装置中信号在传输期间被延迟且造成相位差的情况的图；图13是示例性示出图11所示的第三接收块的配置的框图；图14是示例性示出根据本专利技术实施例的接收块的框图；图15详细示出图14所示的接收块的配置的电路图；图16是示例性示出根据本专利技术实施例的接收块的配置的框图；以及图17示出采用根据本专利技术实施例的存储器控制器电路的系统的框图。具体实施方式下面将参照附图通过各种实施例来描述根据本专利技术的半导体装置。图1是示例性示出根据本专利技术实施例的半导体装置10的图。半导体装置10可以包括第一存储器芯片chip1和第二存储器芯片chip2。第一存储器芯片chip1可以被配置成控制第二存储器芯片chip2。也就是说，第一存储器芯片chip1可以是逻辑存储器芯片。第一存储器芯片chip1可以与外部控制器(未示出)通信来控制第二存储器芯片chip2。第一存储器芯片chip1可以与第二存储器芯片chip2层叠。第一存储器芯片chip1可以包括发送块11。发送块11可以分别经由选通信号线15、第一数据输入信号线16和第二数据输入信号线17来输出选通信号str、第一数据输入信号d_in1和第二数据输入信号d_in2。选通信号str可以是用于在其上升沿获得第一数据输入信号d_in1和第二数据输入信号d_in2的控制信号。第二存储器芯片chip2可以在第一存储器芯片chip1的控制之下储存来自外部的写入请求的数据。换句话说，第二存储器芯片chip2可以是核心存储器芯片。第二存储器芯片chip2可以包括第一接收块100和第二接收块200。第一接收块100可以被配置成接收选通信号str和第一数据输入信号d_in1，选通信号str和第一数据输入信号d_in1的相位可能在传输期间改变且经由选通信号线15和第一数据输入信号线16从发送块11输出。第一接收块100可以被配置成控制第一数据输入信号d_in1和选通信号str中的任意一个的相位，以控制第一数据输入信号d_in1和选通信号str之间的相位差。第二接收块200可以被配置成接收选通信号str和第二数据输入信号d_in2，选通信号str和第二数据输入信号d_in2经由选通信号线15和第二数据输入信号线17从发送块11输出。第二接收块200可以被配置成控制第二数据输入信号d_in2和选通信号str中的任意一个的相位，以控制第二数据输入信号d_in2和选通信号str之间的相位差。第一存储器芯片chip1和第二存储器芯片chip2例如可以通过TSV12、13和14而电耦合，如图1所示。选通信号线15、第一数据输入信号线16和第二数据输入信号线17经由TSV12、13和14而电耦合在第一存储器芯片chip1和第二存储器芯片chip2之间以传输信号。图2是解释在图1所示的半导体装置10中信号在传输期间被延迟且造成相位差的情况的图。例如，发送块11可以输出选通信号str、第一数据输入信号d_in1和第二数据输入信号d_in2，使得它们被同时使能(图2的(a))。即，发送块11可以输出选通信号str、第一数据输入信号d_in1和第二数据输入信号d_in2，使得它们具有相同的相位且不具有相位差。第一接收块100和第二接收块200可能接收具有改变的相位差的信号，所述改变的相位差是由于线和单元的布局结构造成的。例如，如图2所示，在第一接收块100被设置成与TSV13相邻而第二接收块200被设置成与TSV14相邻本文档来自技高网...

【技术保护点】
一种半导体装置，包括：逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及与所述逻辑存储器芯片层叠的多个存储器芯片；其中，所述多个存储器芯片中的至少一个包括多个接收块，以及其中，所述多个接收块中的每个接收所述输入信号之中的输入信号和所述选通信号，且控制所述输入信号和所述选通信号中的任意一个的相位。

【技术特征摘要】
2013.12.02 KR 10-2013-01485131.一种半导体装置，包括：逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及与所述逻辑存储器芯片层叠的核心存储器芯片；其中，所述核心存储器芯片包括多个接收块，以及其中，所述多个接收块中的每个接收所述输入信号之中的一输入信号和所述选通信号，且控制所述一输入信号和所述选通信号中任意一种的相位，其中，所述多个接收块中的每个包括：延迟单元，被配置成接收所述一输入信号，根据设置的延迟量来控制所述一输入信号的相位，且将输出信号输出；以及检测单元，被配置成通过所述选通信号来获得所述输出信号，且输出检测信号。2.根据权利要求1所述的半导体装置，其中，在相位控制模式的情况下，所述发送块输出所述输入信号和所述选通信号至所述多个接收块中的至少一个接收块，使得所述输入信号和所述选通信号被同时使能预定的次数。3.根据权利要求2所述的半导体装置，其中，所述多个接收块中的至少一个接收块进一步包括：延迟控制单元，被配置成：响应于在所述相位控制模式中被使能的模式信号来产生用于设置所述延迟量的延迟代码，且输出所述延迟代码至所述延迟单元。4.根据权利要求3所述的半导体装置，其中，所述延迟控制单元在所述检测信号在所述相位控制模式中被禁止的情况下响应于所述选通信号来增加和输出所述延迟代码，以及在所述检测信号在所述相位控制模式中被使能的情况下保持和输出所述延迟代码。5.根据权利要求3所述的半导体装置，其中，所述延迟控制单元包括子延迟控制部分，所述子延迟控制部分分别输出与所述延迟代码的每个比特相对应的比特信号；以及其中，所述延迟单元包括子延迟部分，所述子延迟部分响应于相应的比特信号来控制所述一输入信号的相位。6.根据权利要求3所述的半导体装置，其中，所述多个接收块包括被配置成响应于从所述多个接收块中的所述至少一个接收块的延迟控制单元接收的所述延迟代码来控制所述一输入信号的相位的接收块。7.一种半导体装置，包括：逻辑存储器芯片，其包括将输入信号和选通信号输出的发送块；以及与所述逻辑存储器芯片层叠的核心存储器芯片；其中，所述核心存储器芯片包括多个接收块，以及其中，所述多个接收块中的每个接收所述输入信号之中的一输入信号和所述选通信号，且控制所述一输入信号和所述选通信号中任意一种的相位，其中，所述多个接收块中的每个包括：延迟单元，被配置成接收所述选通信号，根据设置的延迟量来控制所述选通信号的相位，且输出选通输出信号；以及检测单元，被配置成通过所述选通输出信号来获得所述一输入信号，且输出检测信号。8.根据权利要求7所述的半导体装置，其中，在相位控制模式的情况下，所述发送块输出所述输入信号和所述选通信号至所述多个接收块中的至少一个接收块，使得所述输入信号和所述选通信号被同时使能预定的次数。9.根据权利要求8所述的半导体装置，其中，所述多个接收块中的至少一个接收块还包括：延迟控制单元，被配置成：响应于所述选通输出信号和在所述相位控制模式中被使能的模式信号来产生用于设置所述延迟量的延迟代码，以及输出所述延迟代码至所述延迟单元。10.根据权利要求9所述的半导体装置，其中，所述延迟控制单元在所述检测信号在所述相位控制模式中被禁止的情况下响应于所述选通输出信号来增加和输出所述延迟代码，以及在所述检测信号在所述相位控制模式中被使能的情况下保持和输出所述延迟代码。11.根据权利要求9所述的半导体装置，其中，所述延迟控制单元包括子延迟控制部分，所述子延迟控制部分分别输出与所述延迟代码的每个比特相对应的比特信号；以及其中，所述延迟单元包括子延迟部分，所述子延迟部分响应于相应的比特信号来控制所述选通信号的相位。12.根据权利要求9所述的半导体装置，其中，所述多个接收块包括被配置成响应于从所述多个接收块...

【专利技术属性】
技术研发人员：李贤圣，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR