集成电路、集成电路器件及其形成方法技术

本文公开了具有中性区域以最小化金属栅极边界效应的栅极结构及其制造方法。示例性金属栅极包括第一部分、第二部分和第三部分。第二部分设置在第一部分和第三部分之间。第一部分包括第一栅极介电层、第一p型功函层和第一n型功函层。第二部分包括第二栅极介电层和第二p型功函层。第三部分包括第三栅极介电层、第三p型功函层和第二n型功函层。第二p型功函层将第一n型功函层与第二n型功函层分隔开，从而使得第一n型功函层不与第二n型功函层共享界面。本发明专利技术的实施例还涉及集成电路、集成电路器件及其形成方法。

Integrated circuit, integrated circuit device and its forming method

【技术实现步骤摘要】
集成电路、集成电路器件及其形成方法
本专利技术的实施例涉及集成电路、集成电路器件及其形成方法。
技术介绍
集成电路(IC)工艺已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小且更复杂的电路。在IC发展工艺中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小还增加了处理和制造IC的复杂性，为了实现这些进步，需要IC处理和制造中的类似发展。例如，为了促进改进的IC技术节点所需的IC部件的密集封装，可以将金属栅极配置为具有不同的功函数，以启用具有不同阈值电压的晶体管，诸如p型晶体管和n型晶体管。这使得p型晶体管的金属栅极(配置有第一功函数的第一金属栅极部分)与n型晶体管的金属栅极(配置有第二功函数的第二金属栅极部分)共享界面(或边界)。已经观察到，金属在整个界面上的扩散会导致p型晶体管和n型晶体管的所需阈值电压发生变化，随着IC部件尺寸的缩小，这种变化加剧。因此，虽然现有的金属栅极制造技术和产生的金属栅极对于它们预期的目的通常已经足够，但是它们不是在所有方面都已完全令人满意。
技术实现思路
本专利技术的实施例提供了一种集成电路器件，包括：栅极结构，具有被配置为用于具有第一阈值电压的第一晶体管的第一部分、被配置为用于具有第二阈值电压的第二晶体管的第二部分以及设置在所述第一部分和所述第二部分之间的第三部分，其中：所述第三部分的配置与所述第一部分的配置和所述第二部分的配置不同，所述第一部分的配置与所述第二部分的配置不同，以及所述第三部分的配置阻挡金属组分在所述第一部分和所述第二部分之间的扩散。本专利技术的另一实施例提供了一种集成电路，包括：金属栅极，包括第一部分、第二部分和第三部分，其中，所述第二部分设置在所述第一部分和所述第三部分之间，其中：所述第一部分包括第一栅极介电层、设置在所述第一栅极介电层上方的第一p型功函层，以及设置在所述第一p型功函层上方的第一n型功函层，所述第二部分包括第二栅极介电层和设置在所述第二栅极介电层上方的第二p型功函层，以及所述第三部分包括第三栅极介电层、设置在所述第三栅极介电层上方的第三p型功函层，以及设置在所述第三p型功函层上方的第二n型功函层，以及所述第二p型功函层将所述第一n型功函层与所述第二n型功函层分隔开，从而使得所述第一n型功函层不与所述第二n型功函层共享界面。本专利技术的又一实施例提供了一种形成集成电路器件的方法，包括：去除伪栅极以在栅极结构中形成栅极沟槽，其中，所述栅极结构包括与第一晶体管相对应的第一晶体管区域、与第二晶体管相对应的第二晶体管区域以及位于第一晶体管区域和第二晶体管区域之间的边界区域；在所述第一晶体管区域、所述第二晶体管区域和所述边界区域中的所述栅极沟槽中形成栅极介电层；在所述第一晶体管区域、所述第二晶体管区域和所述边界区域中的所述栅极介电层上方的所述栅极沟槽中形成p型功函层，其中，所述p型功函层在所述第一晶体管区域中具有第一厚度、在所述第二晶体管区域中具有第二厚度以及在所述边界区域中具有第三厚度，其中，所述p型功函层和所述栅极介电层填充所述边界区域中的所述栅极沟槽；以及在所述第一晶体管区域和所述第二晶体管区域中的所述p型功函层上方的所述栅极沟槽中形成n型功函层。附图说明当结合附图实施阅读时，从以下详细描述可最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1是根据本专利技术的各个方面的用于制造集成电路器件的方法的流程图。图2A至图11A、图2B至图11B、图2C至图11C和图2D至图11D是根据本专利技术的各个方面的处于各个制造阶段(诸如与图1中的方法相关的那些)的集成电路器件的部分或全部的局部示意图。图12是根据本专利技术的各个方面的示出阈值电压偏移作为栅极边界距离的函数的图。图13、图14和图15是根据本专利技术的各个方面的掩模结构的局部示意顶视图，该掩模结构可以部分或全部用于制造IC器件中的具有中性(或势垒)区域的栅极结构。具体实施方式本专利技术总体上涉及集成电路(IC)器件，并且更具体地涉及用于IC器件的栅极结构，诸如鳍式场效应晶体管(FinFET)及其制造方法。以下公开内容提供了许多用于实现本专利技术的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二种部件上方或者上形成第一种部件可以包括第一种部件和第二种部件直接接触形成的实施例，并且也可以包括在第一种部件和第二种部件之间可以形成额外的部件，从而使得第一种部件和第二种部件可以不直接接触的实施例。此外，本专利技术可以在各个实例中重复参考标号和/或字符。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。此外，在本专利技术的以下描述中，一个部件形成在另一部件上、连接至另一部件和/或耦接至另一部件可以包括部件形成为直接接触的实施例，并且也可以包括在部件之间形成额外的部件，从而使得部件可以不直接接触的实施例。此外，为了便于描述，空间相对术语，例如“下部”、“上部”、“水平”、“垂直”、“之上”、“上方”、“下方”、“下面”、“上”、“下”、“顶部”、“底部”以及它们的衍生词(例如，“水平地”、“向下”、“向上”等)用于指示本专利技术的一个部件与另一部件的关系。空间相对术语旨在覆盖包括部件的器件的不同取向。集成电路(IC)通常实现跨越具有不同阈值电压的晶体管的栅极结构。例如，IC器件可以包括与n型FinFET相邻设置的p型FinFET，其中，跨越p型FinFET和n型FinFET的栅极结构包括被配置为用于p型FinFET的第一金属栅极(以下称为p型FinFET的金属栅极)和被配置为用于n型FinFET的第二金属栅极(以下称为n型FinFET的金属栅极)。在这种配置中，p型FinFET的金属栅极和n型FinFET的金属栅极共享界面或边界(以下称为n/p(或p/n)边界)。虽然p型FinFET和n型FinFET被配置为独立地操作，但是已经观察到横跨n/p边界的金属扩散会不期望地偏移p型FinFET和/或n型FinFET的阈值电压。例如，从n型FinFET的金属栅极横跨n/p边界扩散到p型FinFET的金属栅极的铝会增加p型FinFET的阈值电压。在一些情况下，p型FinFET的阈值电压高于金属栅极不邻接n型FinFET的金属栅极的类似配置的p型FinFET的阈值电压。随着FinFET尺寸不断缩小以满足改进的IC技术节点的需求，这种n/p边界效应更加严重。因此需要改进。本专利技术提出在p型FinFET的金属栅极和n型FinFET的金属栅极之间的栅极结构中实现中性区域(区)。栅极结构的中性区域被配置为消除(或阻止)p型FinFET的金本文档来自技高网...

【技术保护点】
1.一种集成电路器件，包括：/n栅极结构，具有被配置为用于具有第一阈值电压的第一晶体管的第一部分、被配置为用于具有第二阈值电压的第二晶体管的第二部分以及设置在所述第一部分和所述第二部分之间的第三部分，其中：/n所述第三部分的配置与所述第一部分的配置和所述第二部分的配置不同，/n所述第一部分的配置与所述第二部分的配置不同，以及/n所述第三部分的配置阻挡金属组分在所述第一部分和所述第二部分之间的扩散。/n

【技术特征摘要】
20181130 US 62/773,549;20191108 US 16/678,6951.一种集成电路器件，包括：
栅极结构，具有被配置为用于具有第一阈值电压的第一晶体管的第一部分、被配置为用于具有第二阈值电压的第二晶体管的第二部分以及设置在所述第一部分和所述第二部分之间的第三部分，其中：
所述第三部分的配置与所述第一部分的配置和所述第二部分的配置不同，
所述第一部分的配置与所述第二部分的配置不同，以及
所述第三部分的配置阻挡金属组分在所述第一部分和所述第二部分之间的扩散。


2.根据权利要求1所述的集成电路器件，其中：
所述第一部分包括第一栅电介质和第一栅电极；
所述第二部分包括第二栅电介质和第二栅电极；以及
所述第三部分包括第三栅电介质和第三栅电极，其中，所述第一栅电极、所述第二栅电极和所述第三栅电极不同。


3.根据权利要求2所述的集成电路器件，其中：
所述第一栅电极和所述第二栅电极的每个均包括第一型金属层和第二型金属层，其中，所述第一栅电极中的第一型金属层和所述第二型金属层的配置与所述第二栅电极中的第一型金属层和第二型金属层的配置不同；以及
所述第三栅电极包括所述第一型金属层并且没有所述第二型金属层。


4.根据权利要求3所述的集成电路器件，其中：
所述第一栅电极中的第一型金属层和第二型金属层的配置包括具有第一厚度的所述第一型金属层和具有第二厚度的所述第二型金属层；以及
所述第二栅电极中的第一型金属层和第二型金属层包括具有第三厚度的所述第一型金属层和具有第四厚度的所述第二型金属层，其中，所述第三厚度大于所述第一厚度，并且所述第四厚度小于所述第二厚度。


5.根据权利要求3所述的集成电路器件，其中，所述第一型金属层是p型金属层，并且所述第二型金属层是n型金属层。


6.根据权利要求1所述的集成电路器件，其中，所述第一晶体管是p型FinFET，并且所述第二晶体管是n型...

【专利技术属性】
技术研发人员：包家豪，陈稚轩，洪连嵘，林士豪，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71