半导体结构及其形成方法技术

一种半导体结构及其形成方法，形成方法包括：形成基底，基底包括PMOS区，基底包括衬底以及凸出于衬底的半导体柱，PMOS区的半导体柱包括第一半导体柱以及位于第一半导体柱上的第二半导体柱，第二半导体柱中Ge的摩尔体积百分比大于第一半导体柱中Ge的摩尔体积百分比；在PMOS区第一半导体柱的底部内形成PMOS漏区；形成PMOS漏区后，形成包围半导体柱的栅极结构，PMOS区的栅极结构覆盖第一半导体柱和第二半导体柱的交界处且露出第二半导体柱的顶部，被栅极结构覆盖的半导体柱作为沟道层；形成栅极结构后，在第二半导体柱的顶部内形成PMOS源区。本发明专利技术实施例有利于改善PMOS晶体管的稳定性问题，比如热载流子效应以及自发热效应等。

Semiconductor structure and its formation method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，为了适应工艺节点的减小，不得不断缩短晶体管的沟道长度。晶体管沟道长度的缩短具有增加芯片的管芯密度，增加开关速度等好处。然而随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，栅极对沟道的控制能力变差，使亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(short-channeleffects，SCE)更容易发生，晶体管的沟道漏电流增大。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅极晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比，全包围栅极晶体管的栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。全包围栅极晶体管包括横向全包围栅极(LateralGate-all-around，LGAA)晶体管和垂直全包围栅极(VerticalGate-all-around，VGAA)晶体管，其中，VGAA的沟道在垂直于衬底表面的方向上延伸，有利于提高半导体结构的面积利用效率，因此有利于实现更进一步的特征尺寸缩小。>
技术实现思路
本专利技术实施例解决的问题是提供一种半导体结构及其形成方法，优化半导体器件的性能。为解决上述问题，本专利技术实施例提供一种半导体结构的形成方法，包括：形成基底，包括PMOS区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述PMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于所述第一半导体柱中Ge的摩尔体积百分比；在所述PMOS区第一半导体柱的底部内形成PMOS漏区；形成所述PMOS漏区后，形成包围所述半导体柱的栅极结构，所述PMOS区的栅极结构覆盖所述第一半导体柱和第二半导体柱的交界处且露出所述第二半导体柱的顶部，被所述栅极结构覆盖的所述半导体柱作为沟道层；形成所述栅极结构后，在所述第二半导体柱的顶部内形成PMOS源区。相应的，本专利技术实施例还提供一种半导体结构，包括：基底，所述基底包括PMOS区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述PMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于所述第一半导体柱中Ge的摩尔体积百分比；PMOS漏区，位于所述PMOS区第一半导体柱的底部内；栅结构，包围所述半导体柱，所述栅极结构覆盖所述第一半导体柱和第二半导体柱的交界处且露出所述第二半导体柱的顶部，被所述栅极结构覆盖的所述半导体柱作为沟道层；PMOS源区，位于所述第二半导体柱的顶部内。与现有技术相比，本专利技术实施例的技术方案具有以下优点：本专利技术实施例中所述PMOS区的半导体柱包括第一半导体柱以及位于第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于第一半导体柱中Ge的摩尔体积百分比，后续在所述半导体柱内形成沟道层、在PMOS区第一半导体柱的底部内形成PMOS漏区以及在第二半导体柱的顶部内形成PMOS源区后，所述PMOS区靠近源区的沟道层中Ge的摩尔体积百分比大于靠近漏区的沟道层中Ge的摩尔体积百分比，在半导体领域中，PMOS漏区电压通常高于源区，因此靠近漏区的沟道层中电场更强，通过使所述PMOS区靠近源区的沟道层中Ge的摩尔体积百分比较高，有利于提高PMOS晶体管靠近源区的沟道层载流子的迁移率，从而提升PMOS晶体管的电学性能；通过使所述PMOS区靠近漏区的沟道层中Ge的摩尔体积百分比较低，有利于使PMOS区靠近漏区的沟道层载流子的迁移率较低，从而有利于改善PMOS晶体管靠近漏区的沟道层的热载流子效应(HotCarrierEffect，HCI)以及自发热效应(Self-HeatingEffect，SHE)等稳定性问题，进而提升了半导体结构的电学性能。附图说明图1是一种半导体结构的结构示意图；图2是另一种半导体结构的结构示意图；图3至图9是本专利技术半导体结构的形成方法一实施例中各步骤对应的结构示意图。具体实施方式半导体器件仍有性能不佳的问题。现结合两种半导体结构分析器件性能不佳的原因。参考图1，示出了一种半导体结构的结构示意图。所述半导体结构包括：基底，包括PMOS区I，所述基底包括衬底10以及凸出于所述衬底10的半导体柱15，所述PMOS区I半导体柱15的材料为Si；漏区11，位于所述半导体柱15的底部内；栅极结构16，包围所述半导体柱15，所述栅极结构16覆盖半导体柱15且露出半导体柱15顶部，被所述栅极结构16覆盖的半导体柱15作为沟道层12；源区13，位于所述半导体柱15的顶部内。所述PMOS区I半导体柱15的材料为Si，所述PMOS区I沟道层12的材料相应也为Si，因此所述PMOS晶体管沟道层12的载流子迁移率较低，相应地，所述PMOS晶体管发生热载流子效应以及自发热效应等稳定性问题的概率较低，但是PMOS晶体管沟道层12的载流子迁移率较低容易导致PMOS晶体管的性能不佳。参考图2，示出了另一种半导体结构的结构示意图。所述半导体结构与图1中的半导体结构相同之处在此不再赘述。所述半导体结构与图1中的半导体结构的不同之处在于：所述PMOS区I半导体柱25的材料为SiGe。相应的，所述PMOS区I沟道层22的材料也为SiGe，SiGe材料能够为PMOS晶体管的沟道层22提供拉应力，因此PMOS晶体管沟道层22的载流子迁移率较高。在半导体领域中，PMOS漏区23的电压通常高于源区21，因此靠近漏区23的沟道层22中电场更强，PMOS晶体管靠近漏区23的沟道层22中载流子迁移率较高，容易导致PMOS晶体管靠近漏区23的沟道层22内发生热载流子效应以及自发热效应等稳定性问题，从而降低了半导体结构的电学性能。为了解决所述技术问题，本专利技术实施例中所述PMOS区的半导体柱包括第一半导体柱以及位于第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于第一半导体柱中Ge的摩尔体积百分比，后续在所述半导体柱内形成沟道层、在PMOS区第一半导体柱的底部内形成PMOS漏区以及在第二半导体柱的顶部内形成PMOS源区后，所述PMOS区靠近源区的沟道层中Ge的摩尔体积百分比大于靠近漏区的沟道层底部中Ge的摩尔体积百分比，在半导体领域中，PMOS漏区的电压通常高于源区，因此靠近漏区的沟道层中电场更强，通过使所述PMOS区靠近源区的沟道层中Ge的摩尔体积百分比较高，有利于提高PMOS晶体管靠近源区的沟道层载流子的迁移率，从而提升本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：/n形成基底，所述基底包括PMOS区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述PMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于所述第一半导体柱中Ge的摩尔体积百分比；/n在所述PMOS区第一半导体柱的底部内形成PMOS漏区；/n形成所述PMOS漏区后，形成包围所述半导体柱的栅极结构，所述PMOS区的栅极结构覆盖所述第一半导体柱和第二半导体柱的交界处且露出所述第二半导体柱的顶部，被所述栅极结构覆盖的所述半导体柱作为沟道层；/n形成所述栅极结构后，在所述第二半导体柱的顶部内形成PMOS源区。/n

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
形成基底，所述基底包括PMOS区，所述基底包括衬底以及凸出于所述衬底的半导体柱，所述PMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第二半导体柱，所述第二半导体柱中Ge的摩尔体积百分比大于所述第一半导体柱中Ge的摩尔体积百分比；
在所述PMOS区第一半导体柱的底部内形成PMOS漏区；
形成所述PMOS漏区后，形成包围所述半导体柱的栅极结构，所述PMOS区的栅极结构覆盖所述第一半导体柱和第二半导体柱的交界处且露出所述第二半导体柱的顶部，被所述栅极结构覆盖的所述半导体柱作为沟道层；
形成所述栅极结构后，在所述第二半导体柱的顶部内形成PMOS源区。


2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二半导体柱包括依次位于所述第一半导体柱上的多个半导体层，并且，在所述第二半导体柱中，自靠近所述第一半导体柱至远离所述第一半导体柱的方向，半导体层中Ge的摩尔体积百分比逐渐增加。


3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一半导体柱包括依次位于所述衬底上的多个半导体层，并且，在所述第一半导体柱中，自远离所述第二半导体柱至靠近所述第二半导体柱的方向，半导体层中Ge的摩尔体积百分比逐渐增加。


4.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第一半导体柱的材料为Si或SiGe。


5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二半导体柱的材料为SiGe。


6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述PMOS区基底的步骤包括：提供第一半导体材料层，在所述第一半导体材料层上形成第二半导体材料层，所述第二半导体材料层中Ge的摩尔体积百分比大于所述第一半导体材料层中Ge的摩尔体积百分比；
依次刻蚀所述第二半导体材料层和所述第一半导体材料层，在所述PMOS区上形成衬底以及凸出于所述衬底的半导体柱。


7.如权利要求6所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺，依次刻蚀所述第二半导体材料层和所述第一半导体材料层。


8.如权利要求6所述的半导体结构的形成方法，其特征在于，在所述第一半导体材料层上形成所述第二半导体材料层的工艺为外延生长工艺。


9.如权利要求8所述的半导体结构的形成方法，其特征在于，所述第二半导体材料层的材料为SiGe，所述外延生长工艺采用的气体为SiH4、Si2H6、GeH4、和Ge2H6气体。


10.如权利要求6所述的半导体结构的形成方法，其特征在于，所述基底还包括NMOS区；
形成所述NMOS区基底的步骤包括：形成所述第二半导体材料层后，去除所述NMOS区上的第二半导体材料层；在所述NMOS区的第一半导体材料层上形成第三半导体材料层，所述第三半导体材料层和第一半导体材料层的材料相同；
在刻蚀所述PMOS区的第二半导体材料层和第一半导体材料层的过程中，依次刻蚀所述NMOS区的第三半导体材料层和第一半导体材料层，在所述NMOS区上形成所述衬底以及凸出于所述衬底的半导体柱，所述NMOS区的半导体柱包括第一半导体柱以及位于所述第一半导体柱上的第三半导体柱；
在所述NMOS区第一半导体柱的底部内形成NMOS漏区；
形成所述栅极结构的步骤中，所述栅极结构还覆盖所述第一半导体柱和第三半导体柱的...

【专利技术属性】
技术研发人员：王楠，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海;31