一种新型互补MOS集成电路基本单元制造技术

一种新型互补MOS集成电路基本单元，涉及微电子技术和半导体技术。本发明专利技术的新型互补MOS集成电路基本单元采用一种新型的TMOS结构，该结构为纵向结构，在纵向上分别设置有源极半导体区域、沟道半导体区域以及漏极半导体区域；在水平方向上四周环绕着栅极区域，栅极与沟道半导体区之间设置有栅介质层，底部漏极可通过刻槽的方式从外侧引出。本发明专利技术所要解决的关键技术问题是：提供一种新型CMOS基本单元，实现大规模集成电路集成度的显著提高；以及由于加入了轻掺杂漂移区，能够有效提升器件的耐压，降低沟道长度减小对器件和电路耐压的影响。

A new complementary MOS IC basic unit

【技术实现步骤摘要】
一种新型互补MOS集成电路基本单元
本专利技术涉及微电子技术和半导体技术。
技术介绍
从摩尔定律诞生[1]开始，几十年来，硅集成电路一直遵循按比例缩小原则[2]，硅集成电路的功耗随工作电压VDD的减小而减小[3]。而随着硅器件尺寸的日益减小，摩尔定律已无法继续引领电子设备发展的节奏，科研工作者开始考虑从其他角度改进来延续摩尔定律[4]。FinFET，即鳍式场效应晶体管，该项技术由加州大学伯克利分校的胡正明教授于2000年正式发表论文提出[5]。FinFET的主要特点是，沟道区域是一个被栅极包裹的鳍状半导体，沿源漏方向的鳍的长度，为沟道长度。FinFET沟道一般是轻掺杂甚至不掺杂的，避免了离散的掺杂原子的散射作用，同重掺杂的平面器件相比，载流子迁移率将会大大提高。另外，与传统的平面CMOS相比，FinFET的半环栅鳍形结构增加了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟效应，减小亚阈值漏电流。由于短沟效应的抑制和栅控能力的增强，FinFET器件可以使用比传统更厚的栅氧化物，使得FinFET器件的栅漏电流也会减小。FinFET在20nm技术节点后取代了传统的平面CMOS开始被各大芯片生产商选择，目前7nm工艺己经实现量产[6]，正处于开发5nm[7]，甚至3nm工艺技术的阶段[8]。然而，一方面，FinFET的结构尽管已经开始利用纵向维度上的空间，但利用的不够，且在导通时只具有三面沟道，还有提升空间；另一方面，其制备工艺依旧依赖多次曝光等方法实现超小尺寸工艺，即在小尺寸下依旧需要较为复杂光刻工艺实现。分子束外延(MBE)是新发展起来的外延制膜方法，也是一种特殊的真空镀膜工艺。外延是一种制备单晶薄膜的新技术，它是在适当的衬底与合适的条件下，沿衬底材料晶轴方向逐层生长薄膜的方法。该技术的优点是：使用的衬底温度低，膜层生长速率慢，束流强度易于精确控制，膜层组分和掺杂浓度可随源的变化而迅速调整。用这种技术已能制备薄到几十个原子层的单晶薄膜，以及交替生长不同组分、不同掺杂的薄膜而形成的超薄层量子显微结构材料[9]。在本专利提出之前，已有的基于FinFET的传统CMOS基本单元对于纵向维度的开发与利用仍然不够，在同等制程下，本专利所提出的新型互补MOS基本单元，一方面，由于是由四面沟道的器件构成，相比于FinFET基本单元，具有更高的电流密度，性能更好，另一方面，由于更多的利用纵向上的空间，每个器件在平面维度上几乎只占用了一个源极区域的面积，集成度更高；此外，基于FinFET的传统CMOS基本单元受制于光刻机曝光精度的影响，而本专利所提出的结构，其沟道区域不用光刻定义，沟道长度与光刻精度无关，理论上可以通过分子束外延技术不断缩小沟道长度。参考文献：[1]Moore,GordonE."Crammingmorecomponentsontointegratedcircuits".Electronics.Retrieved2016-07-01.[2]ThompsonS,PackanP,BohrM.MOSscaling:transistorchallengesforthe21stcentury.IntelTechnologyJournal,1998；pp1-18.[3]AnanthaP.Chandrakasan,SamuelSheng,andRobertW.Brodersen,Low-PowerCmosdigitaldesign[J].IEEEJSolStaCire.1992,27(4).[4]田禾，基于石墨烯的新型微纳电子器件研究[D].北京:清华大学,2015.[5]ChenmingHu,LeeWC,KedzierskiJ,etal.FinFET-aself-aligneddouble-gateMOSFETscalableto20nm[J].IEEETransactionsonElectronDevices,2000,47(12):2320-2325.[6]R.Xie,etal.“A7nmFinFETtechnologyfeaturingEUVpatterninganddualstrainedhighmobilitychannels.”IEDM,p47,2016.[7]EDKurniawan,etal,EffectoffinshapeoftaperedFinFETsonthedeviceperformancein5-nmnodeCMOStechnology,MicroelectronicsReliability,Aug.2017.[8]ThirunavukkarasuV,JhanYR,LiuYB,etal.PerformanceofInversion,Accumulation,andJunctionlessModen-Typeandp-TypeBulkSiliconFinFETsWith3-nmGateLength[J].IEEEElectronDeviceLetters,2015,36(7):645-647.[9]王兆阳,胡礼中,孙捷,etal.激光分子束外延技术及其在氧化锌薄膜制备中的应用[J].中国稀土学报,2003(s1).
技术实现思路
本专利技术所要解决的技术问题是：提供一种新型互补MOS基本单元，实现大规模集成电路集成度的显著提高；以及能够减少沟道长度减小对器件和电路耐压的影响，这是由于加入了轻掺杂漂移区，能够有效提升器件的耐压。本专利技术解决所述技术问题采用的技术方案是：采用一种新型的TMOS结构，该结构为纵向结构，在纵向上分别设置有源极半导体区域、沟道半导体区域以及漏极半导体区域；在水平方向上四周环绕着栅极区域，栅极与沟道半导体区之间设置有栅介质层，底部漏极可通过刻槽的方式从外侧引出，其特征在于，所述源极半导体区域为单晶Ge、多晶Ge、赝晶Ge、SiGe、TWS(碲镉汞)、InP、InSb等窄禁带半导体材料；所述沟道半导体区为具有一定掺杂浓度的单晶硅材料，或者是GaN、SiC等宽禁带半导体材料；进一步的，所述沟道半导体区材料为Si材料，源极区域为窄禁带半导体材料；或者，沟道半导体区材料为宽禁带半导体材料，源极区域为窄禁带半导体材料；或者，沟道半导体区材料为宽禁带半导体材料，源极区域为Si材料；所述栅介质层为SiO2、HfO2等常规栅介质材料；所述源极和漏极为金属电极，所述栅电极为N+多晶硅或者金属电极或者以上两者的结合；所述沟道半导体区包括两个第一导电类型区和一个第二导电类型区，一个第一导电类型区设置于源极和第二导电类型区之间，另一个第一导电类型区设置于漏极和第二导电类型区之间，且在靠近第二导电类型的一侧设置有轻掺杂的第一导电类型区作为漂移区；第一导电类型区的材质为N型半导体，第二导电类型区的材质为P型半导体；或者，第一导电类型区的材质为P型半导体，第二导电类型区的材质为N型半导体。本专利技术的有益效果是：1)采用外延或者LPCVD工艺生长源极半本文档来自技高网...

【技术保护点】
1.一种新型互补MOS集成电路基本单元，由一个N型的TMOS和一个P型TMOS构成，其结构为纵向结构，在纵向上分别设置有源极区域、半导体沟道区域以及漏极区域，在水平方向上四周环绕着栅极区域，栅电极与沟道半导体区之间设置有栅介质层，底部漏极区域可通过引线孔从外侧引出，其特征在于，所述沟道半导体区不用光刻定义，沟道长度不受光刻精度限制。/n

【技术特征摘要】
1.一种新型互补MOS集成电路基本单元，由一个N型的TMOS和一个P型TMOS构成，其结构为纵向结构，在纵向上分别设置有源极区域、半导体沟道区域以及漏极区域，在水平方向上四周环绕着栅极区域，栅电极与沟道半导体区之间设置有栅介质层，底部漏极区域可通过引线孔从外侧引出，其特征在于，所述沟道半导体区不用光刻定义，沟道长度不受光刻精度限制。


2.如权利要求1所述的一种新型互补MOS集成电路基本单元，其特征在于，所述栅极区域为四面环绕，在导通时具有四面沟道。


3.如权利要求1所述的一种新型互补MOS集成电路基本单元，其特征在于，所述栅介质层为SiO2、HfO2等常规栅介质材料。


4.如权利要求1所述的一种新型互补MOS集成电路基本单元，其特征在于，所述源极区域为单晶Ge、多晶Ge、赝晶Ge、SiGe、碲镉汞、InP等窄禁带半导体材料。


5.如权利要求1所述的一种新型互补MOS集成电路基本单元，其特征在于，所述沟道半导体区材料为Si材料，源极区域为窄禁带半导体材...

【专利技术属性】
技术研发人员：李平，廖永波，胡兆晞，唐瑞枫，曾祥和，林凡，邹佳瑞，李垚森，聂瑞宏，彭辰曦，冯轲，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川;51