晶体管结构与其工艺方法技术

本发明专利技术公开了一种晶体管结构。所述晶体管结构包含一栅极、一通道区、一漏极和一源极。所述栅极位于一第一硅材料的一硅表面上；所述通道区位于所述硅表面下且包含一第一端和一第二端。所述漏极和所述源极独立于所述第一硅材料且不是由所述第一硅材料所衍生出来。所述漏极包含一第一预定实体边界，所述第一预定实体边界直接连接所述第一端，所述源极包含一第二预定实体边界，以及所述第二预定实体边界直接连接所述第二端。所述漏/源极包含位于所述硅表面下的一下方部份，所述下方部份的底部局限于一绝缘区，以及所述漏/源极中除了所述下方部分外的侧壁局限于一间隔层。本发明专利技术相较于现有技术，可以在所述晶体管结构的关闭状态时仍具有低漏电流。

Transistor structure and process

【技术实现步骤摘要】
晶体管结构与其工艺方法
本专利技术涉及一种晶体管与其工艺方法，尤其涉及一种具有自我对准的三端的晶体管与其工艺方法。
技术介绍
最常使用的一晶体管是形成于平面的一硅晶圆上的一金属氧化物半导体场效晶体管，其中所述晶体管的栅极是形成在所述硅晶圆的表面上，且由较薄的电介质如二氧化硅或高介电材料(high-kmaterial)分开。所述晶体管的另外两端，也就是漏极与源极，是形成在所述硅晶圆的表面下方。而当所述晶体管的尺寸需要缩小时，可以利用一鳍式结构晶体管(例如一鳍式场效应晶体管(FinFET)、一三栅极晶体管(tri-gateFET)或一双栅(double-gate)晶体管等等)来实现，使所述晶体管的尺寸能从22纳米继续缩小至7纳米，或是比现有技术更小的尺寸。然而，有关所述鳍式结构晶体管的现有技术大多经由产生较高的开启电流(ONcurrent)以强调驱动电流的能力，而达到高效能的表现；而不是强调在较低的关闭电流(OFFcurrent)中具有低漏电流的能力。但在深纳米技术中，如何将所述晶体管(例如所述鳍式结构晶体管或一平面晶体管)应用于一低漏电流与低功耗的设备的重要性正在提升，特别是利用在一内存电路如静态随机存取存储器(SRAM)与动态随机存取存储器(DRAM)的开关、一手提式集成电路装置或一穿戴式装置等等的装置时。例如，最普遍用于DRAM的存储单元是具有一存取晶体管(accesstransistor)和一存储电容(storagecapacitor)的一存储单元。而现有技术将所述晶体管(所述平面晶体管或所述鳍式结构晶体管)作为所述存取晶体管时，所述晶体管在关闭状态(OFFstate)时仍会具有较高的漏电流，例如每一存储单元超过1皮安培(pico-Amperes)。这会使所述存储单元存储的信号快速泄漏，而这是不能接受的状况。因此所述存储单元会需要非常短的更新时间以重建存储的信号，否则存储的信号便会遗失。已知在所述晶体管的关闭状态时具有多种漏电流种类，例如(a)栅极至通道的泄漏(Gate-to-Channelleakage)、(b)栅致漏极泄漏(Gate-InducedDrainLeakage,GIDL)、(c)漏极引入势垒降低(Drain-inducedbarrierlowering,DIBL)、(d)次临界漏电流(Sub-thresholdleakage)、(e)由所述晶体管的硅材料中p-n接面引起的漏极与源极的侧壁或区域泄漏等等。然而，为了使所述存储单元可以具有近1飞安培(femto-Ampere)的关闭电流的目标值，所述晶体管部份的尺寸参数会被放宽至无法接受的数值，而违背了所述晶体管的缩放理论，其中所述晶体管的缩放理论要求缩小晶体管尺寸，以减少所述存储单元的尺寸并得以遵守摩尔定律(Moore’sLaw)。例如，在10纳米的工艺技术中，所述晶体管的通道长度需要大于100纳米以将所述电晶体的关闭电流降至每一存储单元1飞安培，而这是很不实际的。因此，需要提供具有可缩放结构的一种新的晶体管以遵守摩尔定律，并同时具有可调整的关闭电流以在关闭状态时仍具有低漏电流。
技术实现思路
本专利技术公开了可以通用于平面、3D管或鳍式结构(例如一鳍式场效应晶体管(FinFET)、一三栅极晶体管(tri-gateFET)或一双栅(double-gate)晶体管等等)的一种晶体管的设计，且可以显着地降低所述晶体管的漏电流，并使所述晶体管的尺寸可以缩小，其中包括可缩小的栅极的长度。也就是说，所述栅极的长度可以被设计为一光刻或一蚀刻法分别可以印刷或制造出的最小特征长度。另外，所述晶体管的栅极、漏极和源极的接触区域具有互相自我对准的特征，因此与现有技术的晶体管相比，所述晶体管允许更紧密的平面区域和更小的形状因子。本专利技术的一实施例提供一种晶体管结构。所述晶体管结构包含一栅极、一通道区、一漏极和一源极。所述栅极位于一第一硅材料的一硅表面上方；所述通道区位于所述硅表面下方且包含一第一端和一第二端。另外，所述漏极/源极独立于所述第一硅材料且不是由所述第一硅材料所衍生出来。所述漏极包含一第一预定实体边界，所述第一预定实体边界直接连接所述通道区的所述第一端，所述源极包含一第二预定实体边界，以及所述第二预定实体边界直接连接所述通道区的所述第二端。根据本专利技术的另一实施例，所述晶体管结构包含一间隔层。所述间隔层覆盖所述栅极的侧壁，其中所述漏极的所述第一预定实体边界对齐所述间隔层的一第一边缘，以及所述源极的所述第二预定实体边界对齐所述间隔层的一第二边缘。另外，所述晶体管结构包含一第一凹槽。所述第一凹槽具有一第一侧屏障，其中所述漏极包含一下方部分和一上方部分，所述下方部分位于所述第一凹槽内，所述上方部分堆叠于所述下方部分上且接触所述间隔层，以及所述第一侧屏障对齐所述漏极的所述第一预定实体边界。此外，一第一绝缘区设置于所述第一凹槽的底部，其中所述漏极的所述下方部分位于所述第一绝缘区上方，以及所述漏极的所述下方部分直接连接所述通道区的所述第一端。当所述第一硅材料的所述硅表面是一鳍式结构的上表面，以及所述第一凹槽形成于所述鳍式结构内时，以及所述漏极的所述下方部分的厚度和所述通道区的厚度与所述鳍式结构的厚度无关。本专利技术的另一实施例公开一种晶体管结构。所述晶体管结构包含一栅极导通区、一间隔层、一通道区和一第一导通区。所述栅极导通区由位于一硅表面上的一栅极绝缘区向上延伸；所述间隔层覆盖所述栅极导通区的侧壁；所述通道区位于所述硅表面下方；以及所述第一导通区包含一上方部分和一下方部分。所述间隔层位于所述硅表面上方。所述通道区的长度大于所述栅极导通区的长度。所述第一导通区由一第一绝缘区向上延伸至一第一上表面。所述第一导通区的下方部分接触所述通道区，所述第一导通区的上方部分接触所述间隔层的一第一侧，以及所述第一导通区的宽度与所述第一绝缘区的宽度相同。根据本专利技术的另一实施例，所述晶体管结构另包含一第二导通区。所述第二导通区包含一上方部分和一下方部分，以及所述第二导通区的上方部分由一第二绝缘区向上延伸至一第二上表面。所述第二导通区的下方部分接触所述通道区，所述第二导通区的上方部分接触所述间隔层的一第二侧，以及所述第二导通区的宽度与所述第二绝缘区的宽度相同。此外，所述通道区由所述间隔层的所述第二侧水平延伸至所述间隔层的所述第一侧。根据本专利技术的另一实施例，所述第一导通区的上表面高于所述栅极导通区的顶部，以及所述第二导通区的上表面高于所述栅极导通区的顶部。根据本专利技术的另一实施例，所述第一导通区的下方部分的厚度介于5纳米至20纳米之间，以及所述第二导通区的下方部分的厚度介于5纳米至20纳米之间。根据本专利技术的另一实施例，所述晶体管结构另包含一覆盖结构。所述覆盖结构位于所述栅极导通区上方，其中所述第一导通区的上表面并不高于所述覆盖结构的顶部，以及所述第二导通区的上表面并不高于所述覆盖结构的顶部。根据本专利技术的另一实施例，所述栅极导通区、所述第一导通区和所述第二导通区的向上延伸方向垂直于所述硅表面。本专利技术的另一实施例公开一种晶体管结构。所述晶体管结构包含一鳍式结构、一栅极、本文档来自技高网...

【技术保护点】
1.一种晶体管结构，其特征在于包含：/n一栅极，位于一第一硅材料的一硅表面上方；/n一通道区，位于所述硅表面下方且包含一第一端和一第二端；/n一漏极，独立于所述第一硅材料且不是由所述第一硅材料所衍生出来，其中所述漏极包含一第一预定实体边界，以及所述第一预定实体边界直接连接所述通道区的所述第一端；及/n一源极，独立于所述第一硅材料且不是由所述第一硅材料所衍生出来，其中所述源极包含一第二预定实体边界，以及所述第二预定实体边界直接连接所述通道区的所述第二端。/n

【技术特征摘要】
20181126 US 62/771,177;20181221 US 62/783,203;20191.一种晶体管结构，其特征在于包含：
一栅极，位于一第一硅材料的一硅表面上方；
一通道区，位于所述硅表面下方且包含一第一端和一第二端；
一漏极，独立于所述第一硅材料且不是由所述第一硅材料所衍生出来，其中所述漏极包含一第一预定实体边界，以及所述第一预定实体边界直接连接所述通道区的所述第一端；及
一源极，独立于所述第一硅材料且不是由所述第一硅材料所衍生出来，其中所述源极包含一第二预定实体边界，以及所述第二预定实体边界直接连接所述通道区的所述第二端。


2.如权利要求1所述的晶体管结构，其特征在于另包含：
一间隔层，覆盖所述栅极的侧壁，其中所述漏极的所述第一预定实体边界对齐所述间隔层的一第一边缘，以及所述源极的所述第二预定实体边界对齐所述间隔层的一第二边缘。


3.如权利要求2所述的晶体管结构，其特征在于另包含：
一第一凹槽，具有一第一侧屏障，其中所述漏极包含一下方部分和一上方部分，所述下方部分位于所述第一凹槽内，所述上方部分堆叠于所述下方部分上且接触所述间隔层，以及所述第一侧屏障对齐所述漏极的所述第一预定实体边界。


4.如权利要求3所述的晶体管结构，其特征在于另包含：
一第一绝缘区，位于所述第一凹槽的底部，其中所述漏极的所述下方部分位于所述第一绝缘区上方，以及所述漏极的所述下方部分直接连接所述通道区的所述第一端。


5.如权利要求3所述的晶体管结构，其特征在于：所述第一硅材料的所述硅表面是一鳍式结构的上表面，所述第一凹槽形成于所述鳍式结构内，以及所述漏极的所述下方部分的厚度和所述通道区的厚度与所述鳍式结构的厚度无关。


6.一种晶体管结构的工艺方法，其特征在于包含：
准备一第一硅材料；
形成一栅极，其中所述栅极耦接于所述第一硅材料；及
形成具有第一可控制的掺杂浓度分布的一漏极和具有第二可控制的掺杂浓度分布的一源极，其中形成所述栅极、和形成所述漏极和所述源极的过程之间并不需要使用离子注入法。


7.如权利要求6所述的工艺方法，其特征在于另包含：
于形成所述漏极和所述源极前，形成一间隔层，其中所述间隔层覆盖所述栅极的侧壁且位于所述第一硅材料的一硅表面上方。


8.如权利要求7所述的工艺方法，其特征在于另包含：
于形成所述漏极和所述源极前，形成具有一第一侧屏障的一第一凹槽和具有一第二侧屏障的一第二凹槽，其中所述第一凹槽的所述第一侧屏障对齐所述间隔层的一第一边缘，以及所述第二凹槽的所述第二侧屏障对齐所述间隔层的一第二边缘。


9.如权利要求8所述的工艺方法，其特征在于另包含：
于形成所述漏极和所述源极前，形成位于所述第一凹槽底部的一第一绝缘区和位于所述第二凹槽底部的一第二绝缘区。


10.如权利要求9所述的工艺方法，其特征在于：所述漏极包含一下方部分和一上方部分，其中所述下方部分位于所述第一凹槽内且堆叠于所述第一绝缘区上，以及所述上方部分堆叠于所述下方部分上且接触所述间隔层。


11.如权利要求9所述的工艺方法，其特征在于：所述源极包含一下方部分和一上方部分，其中所述下方部分位于所述第二凹槽内且堆叠于所述第二绝缘区上，以及所述上方部分堆叠于所述下方部分上且接触所述间隔层。


12.一种晶体管结构的工艺方法，其特征在于包含：
准备具有一通道区的一第一硅材料；
于所述通道区上方形成一栅极；
形成具有第一可控制的掺杂浓度分布的一漏极和具有第二可控制的掺杂浓度分布的一源极，其中所述漏极包含一第一预定实体边界，所述源极包含一第二预定实体边界，所述第一预定实体边界连接所述通道区的一第一端，以及所述第二预定实体边界连接所述通道区的一第二端。


13.如权利要求12所述的工艺方法，其特征在于另包含：
于形成所述漏极和所述源极前，形成一间隔层，其中所述间隔层覆盖所述栅极的侧壁且位于所述第一硅材料的一硅表面上方。


14.如权利要求13所述的工艺方法，其特征在于另包含：
于形成所述漏极和所述源极前，形成具有一第一侧屏障的一第一凹槽和具有一第二侧屏障的一第二凹槽，其中所述第一凹槽的所述第一侧屏障对齐所述间隔层的一第一边缘，以及所述第二凹槽的所述第二侧屏障对齐所述间隔层的一第二边缘。


15.如权利要求14所述的工艺方法，其特征在于：所述第一凹槽的所述第一侧屏障对齐所述漏极的所述第一预定实体边界，以及所述第二凹槽的所述第二侧屏障对齐所述源极的所述第二预定实体边界。


16.如权利要求14所述的工艺方法，其特征在于另包含：
于形成所述漏极和所述源极前，形成位于所述第一凹槽底部的一第一绝缘区和位于所...

【专利技术属性】
技术研发人员：卢超群，
申请(专利权)人：钰创科技股份有限公司，
类型：发明
国别省市：中国台湾;71