通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区制造技术

本申请涉及“通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区”。本发明专利技术是对换置源‑漏CMOS晶体管工艺的补充。处理工序可包括用一组设备在衬底材料中蚀刻一凹槽，然后在另一组设备中进行淀积。公开了一种在不暴露于空气的条件下、在同一反应器中进行蚀刻及后续淀积的方法。相对于“异处”蚀刻技术，用于交换源‑漏应用的“原处”蚀刻源‑漏凹槽具有若干优点。晶体管驱动电流通过下列方式获得了提高：(1)当蚀刻中表面暴露于空气时，消除硅‑外延层界面的污染，以及(2)精确控制蚀刻凹槽的形状。淀积可通过包括选择性和非选择性方法的多种工艺来完成。在等厚淀积中，还提出了一种避免性能临界区中的非晶态淀积的方法。

【技术实现步骤摘要】
本分案申请的母案申请日为2006年1月4日、申请号为200680006549.5、专利技术名称为“通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区”。
本专利技术涉及电路器件和电路器件的制造与结构。
技术介绍
衬底上的电路器件(例如，半导体(例如硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)性能的增强，通常是那些器件的设计、制造和运行过程中所考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件(例如用在互补金属氧化物半导体(CMOS)中的那些器件)的设计和制造或形成期间，常常需要提高N型MOS器件(n-MOS)沟道中的电子移动，并需要提高P型MOS器件(p-MOS)沟道中的正电荷空穴的移动。评定器件性能的关键参数是在给定的设计电压下传送的电流。该参数一般称为晶体管驱动电流或饱和电流(IDsat)。驱动电流受晶体管的沟道迁移率和外部电阻等因素的影响。沟道迁移率指晶体管的沟道区中的载流子(即空穴和电子)的迁移率。载流子迁移率的提高可直接转换成给定的设计电压和选通脉冲宽度条件下的驱动电流的提高。载流子迁移率可通过使沟道区的硅晶格应变来提高。对于p-MOS器件，载流子迁移率(本文档来自技高网...

【技术保护点】
一种方法，包括：去除邻近栅电极的衬底的第一部分以形成第一结区，并去除邻近所述栅电极的所述衬底的不同的第二部分以形成衬底中的第二结区；以及在第一结区中和在第二结区中形成晶态材料的外延厚度；其中，所述去除和形成在同一处理室中且不破坏处理室密封的状态下进行。

【技术特征摘要】
2005.01.04 US 11/0297401.一种方法，包括：去除邻近栅电极的衬底的第一部分以形成第一结区，并去除邻近所述栅...

【专利技术属性】
技术研发人员：A墨菲，G格拉斯，A韦斯特迈尔，M哈滕多夫，J万克，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US