本申请涉及“通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区”。本发明专利技术是对换置源‑漏CMOS晶体管工艺的补充。处理工序可包括用一组设备在衬底材料中蚀刻一凹槽，然后在另一组设备中进行淀积。公开了一种在不暴露于空气的条件下、在同一反应器中进行蚀刻及后续淀积的方法。相对于“异处”蚀刻技术，用于交换源‑漏应用的“原处”蚀刻源‑漏凹槽具有若干优点。晶体管驱动电流通过下列方式获得了提高：(1)当蚀刻中表面暴露于空气时，消除硅‑外延层界面的污染，以及(2)精确控制蚀刻凹槽的形状。淀积可通过包括选择性和非选择性方法的多种工艺来完成。在等厚淀积中，还提出了一种避免性能临界区中的非晶态淀积的方法。
【技术实现步骤摘要】
本分案申请的母案申请日为2006年1月4日、申请号为200680006549.5、专利技术名称为“通过CVD蚀刻与淀积顺序形成的CMOS晶体管结区”。
本专利技术涉及电路器件和电路器件的制造与结构。
技术介绍
衬底上的电路器件(例如，半导体(例如硅)衬底上的集成电路(IC)晶体管、电阻器、电容器等)性能的增强，通常是那些器件的设计、制造和运行过程中所考虑的主要因素。例如，在金属氧化物半导体(MOS)晶体管器件(例如用在互补金属氧化物半导体(CMOS)中的那些器件)的设计和制造或形成期间，常常需要提高N型MOS器件(n-MOS)沟道中的电子移动，并需要提高P型MOS器件(p-MOS)沟道中的正电荷空穴的移动。评定器件性能的关键参数是在给定的设计电压下传送的电流。该参数一般称为晶体管驱动电流或饱和电流(IDsat)。驱动电流受晶体管的沟道迁移率和外部电阻等因素的影响。沟道迁移率指晶体管的沟道区中的载流子(即空穴和电子)的迁移率。载流子迁移率的提高可直接转换成给定的设计电压和选通脉冲宽度条件下的驱动电流的提高。载流子迁移率可通过使沟道区的硅晶格应变来提高。对于p-MOS器件，载流子迁移率(即空穴迁移率)通过在晶体管的沟道区中产生压缩应变来提高。对于n-MOS器件，载流子迁移率(即电子迁移率)通过在晶体管的沟道区中产生拉伸应变来提高。驱动电流还受其它因素影响，这些因素包括：(1)与欧姆接触(金属对半导体和半导体对金属)相关联的电阻，(2)源/漏区内自身的电阻，(3)沟道区和源/漏区之间的区域(即尖端区)的电阻，以及(4)由于在最初衬底-外延层界面的位置上的杂质(碳，氮，氧)污染而产生的界面电阻。这些电阻之和一般称为外部电阻。通过在制作栅隔离绝缘层之前进行掺杂物注入来完成传统的尖端(一般也称为源漏延伸)区制作。掺杂物的位置集中在衬底的上表面附近。掺杂物的窄带可导致大的扩散电阻，并限制从沟道到硅化物接触面的电流流动。在当前技术的替换源-漏结构(replacementsource-drain architecture)中，凹槽的形状较好，但在扩散电阻上仍然没有充分最优化。
技术实现思路
根据本专利技术的实施例，提供了一种方法，包括：去除邻近栅电极的衬底的第一部分以形成第一结区，并去除邻近所述栅电极的所述衬底的不同的第二部分以形成衬底中的第二结区；以及在第一结区中和在第二结区中形成晶态材料的外延厚度；其中，所述去除和形成在同一处理室中且不破坏处理室密封的状态下进行。附图说明图1是具有阱、栅介质层和栅电极的衬底的部分的示意截面图。图2示意表示形成具有尖端区的结区后的图1的衬底。图3A表示在结区中形成结的材料厚度之后的图2的衬底。图3B示出在具有尖端掺杂部的结区中形成材料厚度以形成结之后图2的衬底。图4示出典型的CMOS结构。图5示意表示具有阱、栅介质层、栅电极和具有尖端区的结区的衬底的部分截面图。图6示意表示在结区中形成晶态材料厚度并在栅电极上形成非晶态材料厚度后的图5的衬底。图7表示在去除晶态材料厚度及非晶态材料厚度后的图6的衬底。图8表示在结区中形成后续晶态材料厚度并在栅电极上形成后续非晶态材料厚度后的图7的衬底。图9表示在去除晶态材料厚度及非晶态材料厚度后的图8的衬底。图10表示在结区中形成晶态材料厚度以形成结，并在栅电极上形成非晶态材料厚度后的图9的衬底。图11表示在去除非晶态材料后的图10的衬底。图12表示典型的CMOS结构。具体实施方式局部应变晶体管沟道区可通过在MOS晶体管的沟道区中，用产生应变的材料的选择性外延形成源-漏区来完成。这样的工艺流程可包括用蚀刻反应器在一个工艺操作中蚀刻晶体管的源-漏区中的衬底材料。后续操作可包括用淀积反应器中的Si合金材料来代替被去除的材料。蚀刻反应器和淀积反应器可在物理上不同并且分离。这样，在开始Si合金淀积工序前，须将衬底从蚀刻反应器中取出并暴露于大气压环境。上述Si合金可以是纯Si或Si1-xGex或Si1-xCx，并可以是不掺杂的或用P型或N型掺杂物掺杂的。上述淀积工序可以是选择性的或非
选择性的。根据本文给出的实施例，蚀刻反应器和淀积反应器可为物理上的同一反应器。例如，图1是示意表示具有阱、栅介质层、栅电极和尖端材料的衬底部分的截面图。图1示出包含衬底120的装置100，所述衬底具有在阱124上的衬底120的上表面125上形成的栅介质层144。栅电极190在栅介质层144上形成，并具有在其侧面形成隔层112和114。在栅电极190上形成蚀刻掩模142。还示出了将阱124与外围区128电隔离的电绝缘材料130。如图所示，表面170和表面180邻近栅电极190。装置100及其上文描述的部件可例如在涉及一个或多个处理室的半导体晶体管制作工序中进一步加工，以形成p-MOS或n-MOS晶体管或者成为p-MOS或n-MOS晶体管的构成部分(例如，成为CMOS器件的构成部分)。例如，衬底120可由硅、多晶硅、单晶硅来形成、淀积或生长，或者采用形成硅基底或衬底(如硅晶圆)的各种其它适合的工艺。例如，根据各实施例，衬底120可通过生长具有厚度在100埃和1000埃之间的纯硅的单晶硅衬底基材来形成。作为可选的方案，也可通过对各种适当的硅或硅合金材料进行充分的化学气相淀积(CVD)以形成厚度在一微米和三微米之间的材料厚度(如通过CVD形成厚度是两微米的材料厚度)来形成衬底120。衬底120还可认为是松弛的、不松弛的、分级的和/或不分级的硅合金材料。如图1所示，衬底120包含阱124，例如在具有正电荷的P型材料上的具有负电荷的N型阱，该P型材料通过在衬底120的形成期间或之后掺杂衬底120来形成。具体地说，为形成阱124，上表面125可用磷、砷和/或锑掺杂来形成p-MOS晶体管(例如，CMOS器件的p-MOS器件)的N型阱。本文描述的掺杂可例如通过斜角掺杂(如将上文提到的掺杂物的离子或原子注入如衬底120或在衬底120中/上形成的材料中)来实现。例如，掺杂可包括由离子“枪”或离子“注入器”进行的离子注入，离子“枪”或离子“注入器”用经加速的高
速离子撞击衬底表面，以注入离子而形成掺杂材料。经加速的离子可穿透材料表面并向下分散到材料中，形成一定深度的掺杂材料。例如，上表面125可被选择性掺杂，例如通过将掩模置于未选择区域上来阻止引入的掺杂物进入未选择区域，同时允许掺杂物对阱124进行掺杂。作为可选的方案，为形成阱124，也可用硼和/或铝掺杂上表面125来形成n-MOS晶体管(例如，CMOS器件的n-MOS器件)的P型阱。如此，阱124可以是适于形成晶体管器件的“沟道”的材料。例如，晶体管器件沟道可定义为在上表面125之下且在表面170和180之间的阱124的材料的一部分，或邻近表面170和180而形成的结，表面170和180的耗用部分，和/或包括表面170和180。图1示出在阱124和外围区128之间的电绝缘材料130。材料130可以是足以将阱124与外围区128电隔离的各种适当的电绝缘材料和结构。例如，外围区128可以是相邻或相近的晶体管器件的阱区。具体地说，材料130可以是在p-MOS器件(例如，其中阱124是N型阱)的N型阱和衬底120的其它区之间形成本文档来自技高网...
【技术保护点】
一种方法，包括：去除邻近栅电极的衬底的第一部分以形成第一结区，并去除邻近所述栅电极的所述衬底的不同的第二部分以形成衬底中的第二结区；以及在第一结区中和在第二结区中形成晶态材料的外延厚度；其中，所述去除和形成在同一处理室中且不破坏处理室密封的状态下进行。
【技术特征摘要】
2005.01.04 US 11/0297401.一种方法，包括：去除邻近栅电极的衬底的第一部分以形成第一结区，并去除邻近所述栅...
【专利技术属性】
技术研发人员：A墨菲，G格拉斯，A韦斯特迈尔，M哈滕多夫，J万克，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：美国;US
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