屏蔽栅沟槽MOSFET制造技术

本发明专利技术公开了一种屏蔽栅沟槽MOSFET，包括：原胞区和外围区，原胞区中形成有屏蔽栅沟槽MOSFET的器件单元结构，在外围区中形成有用于降低屏蔽栅沟槽MOSFET的输出电容非线性的沟槽MOS电容，沟槽MOS电容包括：第二栅极结构，形成于第二沟槽中，包括第二多晶硅屏蔽场板；第二沟槽形成于第一导电类型掺杂的第一外延层中，第二多晶硅屏蔽场板和第一外延层之间隔离有第二屏蔽介质层；第二沟槽的侧面覆盖的第一外延层的表面未形成所述源区，第二沟槽侧面的第一外延层和原胞区的第一外延层形成整个器件的漂移区；第一外延层的底部形成整个器件的漏区；第二多晶硅屏蔽场板的顶部通过接触孔连接到源极。本发明专利技术能提升输出电容的最小值，改善输出电容的非线性。

Barrier groove MOSFET

【技术实现步骤摘要】
屏蔽栅沟槽MOSFET
本专利技术涉及一种半导体集成电路，特别是涉及一种屏蔽栅沟槽(SGT)MOSFET。
技术介绍
如图1所示，是现有第一种屏蔽栅沟槽MOSFET的器件单元结构的结构示意图；现有第一种屏蔽栅沟槽MOSFET是由原胞区中的多个器件单元结构并联形成的，各所述器件单元结构包括：第一栅极结构，形成于第一沟槽中，包括叠加在一起的第一多晶硅屏蔽场板3和第一多晶硅栅8；所述第一沟槽形成于第一导电类型掺杂的所述第一外延层2中，所述第一多晶硅屏蔽场板3和所述第一外延层2之间隔离有第一屏蔽介质层4，所述第一多晶硅栅8和所述第一外延层2之间隔离有第一栅介质层12，所述第一多晶硅屏蔽场板3和所述第一多晶硅栅8之间隔离有第一多晶硅间介质层7。所述第一多晶硅屏蔽场板3和所述第一多晶硅栅8为上下叠加结构。漂移区2，由所述第一外延层2组成，这里漂移区也采用标记2表示。体区5，由形成于所述漂移区2表面的第二导电类型掺杂区组成。源区9，由形成于所述体区5表面的第一导电类型重掺杂区组成。漏区1，由形成于所述漂移区2背面的第一导电类型重掺杂区组成。所述第一外延层2通常形成于半导体衬底表面，所述漏区1通过对所述半导体衬底进行背面减薄后再形成，所述半导体衬底能直接采用第一导电类型重掺杂的结构，这样对所述半导体衬底进行减薄后就能直接形成所述漏区1；或者，所述漏区1在对所述半导体衬底间减薄后再加第一导电类型重掺杂离子注入形成。所述半导体衬底通常为硅衬底，所述第一外延层2通常为硅外延层。所述第一沟槽的底部穿过所述体区5，所述源区9自对准形成于所述第一多晶硅栅8侧面的所述体区5的表面，所述第一多晶硅栅8的深度大于所述体区5的深度且被所述第一多晶硅栅8侧面覆盖的所述体区5的表面用于形成沟道。所述第一多晶硅栅8通过接触孔6连接到由正面金属层11组成的栅极。所述源区9和所述体区5通过接触孔6连接到由正面金属层11组成的源极。所述漏区1的背面和背面金属层1接触且由所述背面金属层1组成漏极。N型沟槽MOSFET举例说明。第一外延层2通常形成于重掺杂的N型半导体衬底如硅衬底1上，半导体衬底1会在减薄后形成漏区。N型半导体衬底1的电阻率通常是在0.001Ω*cm到0.003Ω*cm之间。N型半导体衬底1的厚度跟器件的击穿电压有关，通常器件的击穿电压越低，N型半导体衬底1的厚度越低，以降低衬底的电阻。对于N型沟槽MOSFET，所述第一多晶硅栅8通常是N型掺杂。对于P型沟槽MOSFET，所述第一多晶硅栅8通常是P型掺杂。所述第一沟槽中形成的栅极结构保证了器件的电流方向是垂直的，这样可以减小器件的JFET效应，降低器件的比导通电阻。所述第一沟槽刻蚀的角度通常是在88度到89度之间。为了降低器件的比导通电阻，通常所述第一多晶硅栅8的深度需要比所述体区5的结深至少深0.15μm。所述第一多晶硅屏蔽场板3通常是跟源极相连，这样器件具有更低的栅漏耦合电容。但是为了降低器件的比导通电阻，所述第一多晶硅屏蔽场板3也可以跟栅极相连，这个时候器件的比导通电阻更低，但是器件的栅漏耦合电容高，器件的开关损耗会相应增加。这个结构适合于开关速度比较慢的场合。所述第一多晶硅屏蔽场板3的作用是通过第一屏蔽介质层4即场氧跟漂移区2实现横向耗尽，使得漂移区2的掺杂浓度相比于现有无屏蔽栅的沟槽MOSFET可以显著提升。器件的击穿电压越高，第一屏蔽介质层4的厚度越厚；第一屏蔽介质层4的厚度通常在到1μm之间。在实际工艺中，所述第一多晶硅屏蔽场板3跟所述第一多晶硅栅8一样通常都是由重掺杂的多晶硅组成。如图2所示，是现有第二种屏蔽栅沟槽MOSFET的器件单元结构的结构示意图；现有第二种屏蔽栅沟槽MOSFET的器件单元结构和现有第一种屏蔽栅沟槽MOSFET的器件单元结构的区别之处为：所述第一多晶硅屏蔽场板3a和所述第一多晶硅栅8a为左右叠加结构，对应左右叠加结构的栅极结构中的各相应结构的标记都加了a，如所述第一栅介质层用标记12a表示，所述第一屏蔽介质层用标记4a表示，所述第一多晶硅间介质层用标记7a表示。通常现有第二种器件能节约一张光张版，具有更低的成本，但是这个结构栅极电容比较大。其中，为了减少输入电容，通常希望第一多晶硅间介质层7的厚度尽量的厚，最好是所述第一栅介质层12厚度的三倍以上。现有第一种屏蔽栅沟槽MOSFET和现有第二种屏蔽栅沟槽MOSFET的输出电容都具有输出电容会随着漏极电压降低较大且非线性不好的缺点。原因是，随着器件的击穿电压的增加，体区3和漂移区2的耗尽区不断的展宽，器件的输出电容不断降低。如图3所示，是现有沟槽MOSFET的输出电容曲线；其中曲线101是现有沟槽MOSFET的输出电容曲线，输出电容曲线的横坐标为漏极电压，纵坐标为归一化电容，归一化电容一漏极电压为0V时的电容为1，可以看出，在40V下的输出电容为0V时20％以下，当漏极电压由0V增加到40V的时候，输出电容只有不到原来的1/7，所以现有器件的输入电容会随着漏极电压的增加而急剧下降。图3所对应的器件为40VSGTMOSFET，对应的第一栅介质层8的厚度是第一外延层2的厚度是4μm，第一外延层2的电阻率为0.14Ω*cm。
技术实现思路
本专利技术所要解决的技术问题是提供一种屏蔽栅沟槽MOSFET，能提升输出电容的最小值，改善输出电容的非线性。为此，本专利技术还提供一种屏蔽栅沟槽MOSFET的制造方法。为解决上述技术问题，本专利技术提供的屏蔽栅沟槽MOSFET包括：原胞区和外围区，所述外围区位于所述原胞区的外周。所述原胞区中形成有屏蔽栅沟槽MOSFET的器件单元结构，各所述器件单元结构包括：第一栅极结构，形成于第一沟槽中，包括叠加在一起的第一多晶硅屏蔽场板和第一多晶硅栅；所述第一沟槽形成于第一导电类型掺杂的所述第一外延层中，所述第一多晶硅屏蔽场板和所述第一外延层之间隔离有第一屏蔽介质层，所述第一多晶硅栅和所述第一外延层之间隔离有第一栅介质层，所述第一多晶硅屏蔽场板和所述第一多晶硅栅之间隔离有第一多晶硅间介质层。漂移区，由所述第一外延层组成。体区，由形成于所述漂移区表面的第二导电类型掺杂区组成。源区，由形成于所述体区表面的第一导电类型重掺杂区组成。漏区，由形成于所述漂移区背面的第一导电类型重掺杂区组成。所述第一沟槽的底部穿过所述体区，所述源区自对准形成于所述第一多晶硅栅侧面的所述体区的表面，所述第一多晶硅栅的深度大于所述体区的深度且被所述第一多晶硅栅侧面覆盖的所述体区的表面用于形成沟道。所述第一多晶硅栅通过接触孔连接到由正面金属层组成的栅极。所述源区和所述体区通过接触孔连接到由正面金属层组成的源极。所述漏区的背面和背面金属层接触且由所述背面金属层组成漏极。在所述外围区中形成有用于降低所述屏蔽栅沟槽MOSFET的输出电容非线性的沟槽MOS电容，所述沟槽MOS电容包括：第二栅极结构，形成于第二沟槽中，包括第二多晶硅本文档来自技高网...

【技术保护点】
1.一种屏蔽栅沟槽MOSFET，其特征在于，包括：原胞区和外围区，所述外围区位于所述原胞区的外周；/n所述原胞区中形成有屏蔽栅沟槽MOSFET的器件单元结构，各所述器件单元结构包括：/n第一栅极结构，形成于第一沟槽中，包括叠加在一起的第一多晶硅屏蔽场板和第一多晶硅栅；所述第一沟槽形成于第一导电类型掺杂的所述第一外延层中，所述第一多晶硅屏蔽场板和所述第一外延层之间隔离有第一屏蔽介质层，所述第一多晶硅栅和所述第一外延层之间隔离有第一栅介质层，所述第一多晶硅屏蔽场板和所述第一多晶硅栅之间隔离有第一多晶硅间介质层；/n漂移区，由所述第一外延层组成；/n体区，由形成于所述漂移区表面的第二导电类型掺杂区组成；/n源区，由形成于所述体区表面的第一导电类型重掺杂区组成；/n漏区，由形成于所述漂移区背面的第一导电类型重掺杂区组成；/n所述第一沟槽的底部穿过所述体区，所述源区自对准形成于所述第一多晶硅栅侧面的所述体区的表面，所述第一多晶硅栅的深度大于所述体区的深度且被所述第一多晶硅栅侧面覆盖的所述体区的表面用于形成沟道；/n所述第一多晶硅栅通过接触孔连接到由正面金属层组成的栅极；/n所述源区和所述体区通过接触孔连接到由正面金属层组成的源极；/n所述漏区的背面和背面金属层接触且由所述背面金属层组成漏极；/n在所述外围区中形成有用于降低所述屏蔽栅沟槽MOSFET的输出电容非线性的沟槽MOS电容，所述沟槽MOS电容包括：/n第二栅极结构，形成于第二沟槽中，包括第二多晶硅屏蔽场板；/n所述第二沟槽形成于第一导电类型掺杂的所述第一外延层中，所述第二多晶硅屏蔽场板和所述第一外延层之间隔离有第二屏蔽介质层；/n所述第二沟槽的侧面覆盖的所述第一外延层的表面未形成所述源区，所述第二沟槽侧面的所述第一外延层和所述原胞区的所述第一外延层形成整个所述屏蔽栅沟槽MOSFET的所述漂移区；/n所述原胞区中的所述漏区延伸到所述沟槽MOS电容的所述第一外延层的底部形成整个所述屏蔽栅沟槽MOSFET的所述漏区；/n所述第二多晶硅屏蔽场板的顶部通过接触孔连接到所述源极；/n器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层都连接到所述漏极的电位，连接到所述源极的所述第二多晶硅屏蔽场板会在所述第二沟槽侧面和底部表面覆盖的所述第一外延层表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层的第一导电类型的掺杂浓度相同时，所述第一外延层停止耗尽，从而使得所述沟槽MOS电容的第一外延层的耗尽区的最小值得到限制，从而提升整个所述屏蔽栅沟槽MOSFET的输出电容并降低所述输出电容的非线性。/n...

【技术特征摘要】
1.一种屏蔽栅沟槽MOSFET，其特征在于，包括：原胞区和外围区，所述外围区位于所述原胞区的外周；
所述原胞区中形成有屏蔽栅沟槽MOSFET的器件单元结构，各所述器件单元结构包括：
第一栅极结构，形成于第一沟槽中，包括叠加在一起的第一多晶硅屏蔽场板和第一多晶硅栅；所述第一沟槽形成于第一导电类型掺杂的所述第一外延层中，所述第一多晶硅屏蔽场板和所述第一外延层之间隔离有第一屏蔽介质层，所述第一多晶硅栅和所述第一外延层之间隔离有第一栅介质层，所述第一多晶硅屏蔽场板和所述第一多晶硅栅之间隔离有第一多晶硅间介质层；
漂移区，由所述第一外延层组成；
体区，由形成于所述漂移区表面的第二导电类型掺杂区组成；
源区，由形成于所述体区表面的第一导电类型重掺杂区组成；
漏区，由形成于所述漂移区背面的第一导电类型重掺杂区组成；
所述第一沟槽的底部穿过所述体区，所述源区自对准形成于所述第一多晶硅栅侧面的所述体区的表面，所述第一多晶硅栅的深度大于所述体区的深度且被所述第一多晶硅栅侧面覆盖的所述体区的表面用于形成沟道；
所述第一多晶硅栅通过接触孔连接到由正面金属层组成的栅极；
所述源区和所述体区通过接触孔连接到由正面金属层组成的源极；
所述漏区的背面和背面金属层接触且由所述背面金属层组成漏极；
在所述外围区中形成有用于降低所述屏蔽栅沟槽MOSFET的输出电容非线性的沟槽MOS电容，所述沟槽MOS电容包括：
第二栅极结构，形成于第二沟槽中，包括第二多晶硅屏蔽场板；
所述第二沟槽形成于第一导电类型掺杂的所述第一外延层中，所述第二多晶硅屏蔽场板和所述第一外延层之间隔离有第二屏蔽介质层；
所述第二沟槽的侧面覆盖的所述第一外延层的表面未形成所述源区，所述第二沟槽侧面的所述第一外延层和所述原胞区的所述第一外延层形成整个所述屏蔽栅沟槽MOSFET的所述漂移区；
所述原胞区中的所述漏区延伸到所述沟槽MOS电容的所述第一外延层的底部形成整个所述屏蔽栅沟槽MOSFET的所述漏区；
所述第二多晶硅屏蔽场板的顶部通过接触孔连接到所述源极；
器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层都连接到所述漏极的电位，连接到所述源极的所述第二多晶硅屏蔽场板会在所述第二沟槽侧面和底部表面覆盖的所述第一外延层表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层的第一导电类型的掺杂浓度相同时，所述第一外延层停止耗尽，从而使得所述沟槽MOS电容的第一外延层的耗尽区的最小值得到限制，从而提升整个所述屏蔽栅沟槽MOSFET的输出电容并降低所述输出电容的非线性。


2.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于：所述第一多晶硅屏蔽场板和所述第一多晶硅栅为上下叠加结构；
所述第二栅极结构中所述第二多晶硅屏蔽场板的顶部的所述第二沟槽完全由第二多晶硅间介质层填充，所述第二多晶硅屏蔽场板顶部的接触孔同时穿过层间膜和所述第二多晶硅间介质层。


3.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于：所述第一多晶硅屏蔽场板和所述第一多晶硅栅为左右叠加结构，所述第一多晶硅屏蔽场板的顶部延伸到和所述第一沟槽的顶部表面相平，所述第一多晶硅栅位于所述沟槽的顶部区域中的所述第一多晶硅屏蔽场板的两侧；
所述第二栅极结构中，所述第二多晶硅屏蔽场板和所述第二屏蔽介质层的顶部都延伸到和所述第二沟槽的顶部表面相平。


4.如权利要求1所述的屏蔽栅沟槽MOSFET，其特征在于：所述第二栅极结构还包括和所述第二多晶硅屏蔽场板相叠加的第二多晶硅栅，所述第二多晶硅栅和所述第一外延层之间隔离有第二栅介质层，所述第二多晶硅屏蔽场板和所述第二多晶硅栅之间隔离有第二多晶硅间介质层；
所述第二多晶硅栅的顶部通过接触孔连接到所述源极；
器...

【专利技术属性】
技术研发人员：蒋容，肖胜安，
申请(专利权)人：深圳尚阳通科技有限公司，
类型：发明
国别省市：广东;44