半SGTMOSFET器件及制造方法技术

本发明专利技术公开了一种半SGT MOSFET器件，包括：在半导体衬底上形成有第一导电类型掺杂的第一外延层和第二外延层；半SGT MOSFET器件分成有源区和终端区；第一外延层分成位于有源区中的第一区域和位于所述终端区中的第二区域，第一区域和第二区域的掺杂浓度独立设置；第二外延层的掺杂浓度高于第一区域的掺杂浓度，第二区域的掺杂浓度低于第一区域的掺杂浓度，使第二区域在器件反偏时能被完全耗尽，以提升终端区的耐压值。本发明专利技术还公开一种半SGT MOSFET器件的制造方法。本发明专利技术能提高终端区的击穿电压同时不影响有源区的器件单元的性能。压同时不影响有源区的器件单元的性能。压同时不影响有源区的器件单元的性能。

【技术实现步骤摘要】
半SGT MOSFET器件及制造方法


[0001]本专利技术涉及半导体集成电路制造领域，特别是涉及一种半屏蔽栅沟槽(Shield Gate Trench，SGT)MOSFET器件；本专利技术还涉及一种半SGT MOSFET器件的制造方法。

技术介绍

[0002]SGT MOSFET跟传统的沟槽型(Trench)MOSFET相比，是在漂移区中插入纵向的源极场板即源多晶硅。源极场板跟漂移区进行横向耗尽，从而可以在不降低击穿电压的情况下，大幅提高漂移区的掺杂浓度，从而降低比导通电阻，获得更优异的性能。目前有两种非常常见的SGT MOSFET的结构，现分别介绍如下：
[0003]如图1所示，是现有第一种SGT MOSFET器件的器件单元结构示意图，现有第一种SGT MOSFET器件为上下结构的SGT MOSFET；以N型器件为例，现有第一种SGT MOSFET器件的栅极结构形成在栅极沟槽101中。
[0004]所述栅极沟槽101形成于N型的第一外延层2中。所述第一外延层2形成在N型重掺杂的半导体衬底1上。半导体衬底1通常为晶圆(wafer)结构。
[0005]通常，半导体衬底1是重掺杂结构并在背面减薄后作为漏区。为了降低半导体衬底1反扩，半导体衬底1通常选择砷(Arsenic)掺杂的衬底。但是因为磷(Phosphorus)掺杂的衬底目前工艺上可以实现的最低电阻率是低于Arsenic掺杂的衬底的。所以在衬底电阻占比比较高的场合，如40V以下的低压器件中，Phosphorus掺杂的衬底也被经常使用。半导体衬底1越薄，不但对器件的散热更好，也可以更显著的降低衬底电阻。
[0006]图1所示的栅极结构为上下结构的栅极结构，在所述栅极沟槽101的底部形成有源多晶硅4，所述源多晶硅4和所述栅极沟槽101之间隔离有屏蔽介质层3。屏蔽介质层3需要承受器件的击穿电压，因此器件要求的击穿电压越高，屏蔽介质层3的厚度越厚。
[0007]多晶硅栅6形成在所述栅极沟槽101的顶部，所述多晶硅栅6和所述栅极沟槽101之间隔离有栅介质层如栅氧化层5。所述多晶硅栅6和所述源多晶硅4之间隔离有多晶硅间氧化层。
[0008]在所述第一外延层2的表面区域中形成有P型掺杂的沟道区7，所述沟道区7的结深小于等于所述多晶硅栅6的第一侧面的深度，被所述多晶硅栅6的第一侧面所覆盖的所述沟道区7的表面用于形成沟道。
[0009]所述沟道区7以下的所述第一外延层2组成漂移区。SGT MOSFET跟传统的Trench MOSFET最大的区别是在漂移区的横向插入了纵向的源多晶硅4。
[0010]N型重掺杂的源区8形成于所述沟道区7的表面。
[0011]N型重掺杂的漏区由减薄后的所述半导体衬底1组成或者由减薄后的所述半导体衬底1叠加N型重掺杂的背面离子注入区组成。
[0012]还包括：层间膜11，穿过所述层间膜11的接触孔(CT)9，所述源区8顶部对应的接触孔9的底部还穿过所述源区8实现和所述源区8以及所述沟道区7同时接触；源极和栅极由正面金属层10图形化形成，所述源极通过底部对应的接触孔9同时连接所述源区8和所述沟道
区7；所述源多晶硅4也通过顶部对应的接触孔9连接到所述源极；所述栅极通过底部对应的接触孔连接所述多晶硅栅6。
[0013]如图2所示，是现有第二种SGT MOSFET器件的设计结构示意图，现有第二种SGT MOSFET器件是左右结构的SGT MOSFET器件；和图1所示的现有第一种SGT MOSFET器件的区别是，现有第二种SGT MOSFET器件中具有特征：
[0014]多晶硅栅6a采用左右结构。这种左右结构的多晶硅栅6a是在源多晶硅4和屏蔽介质层3形成之后，对屏蔽介质层3进行回刻，之后在屏蔽介质层3被去除的区域中填充栅介质层5a和多晶硅栅6a。
[0015]由上可知，现有第一种和第二种SGT MOSFET器件的最大的区别是：
[0016]多晶硅栅和源多晶硅之间的位置，图1中的多晶硅栅6位于所述源多晶硅4的正上方，这就称为上下结构；图2中的多晶硅栅6a位于源多晶硅4的左右两侧，这就称为左右结构。
[0017]这两种结构的优缺点如下：
[0018]上下结构的工艺实现更加的复杂，这是因为源多晶硅4的正上方被多晶硅栅6覆盖，使得源多晶硅4无法跟接触通孔直接相连，需要增加额外的光刻板和工艺步骤。
[0019]左右结构工艺实现简单，不需要特别复杂的工艺步骤。所有的结构例如：多晶硅栅6a和源多晶硅都在芯片的表面即所述第一外延层2的表面，可以很方便的直接连接。但是，左右结构跟上下结构相比，多晶硅栅跟源多晶硅的接触面积更大，所以会导致其输入电容也更大。
[0020]为了提供更高的输出功率，除了需要提高输出电流，这就需要MOSFET的导通电阻尽可能的低，也需要提高其输出电压，这就需要提高MOSFET的击穿电压。
[0021]SGT MOSFET跟Trench MOSFET相比，具有更低的比导通电阻，因此可以实现更低的电阻，正在越来越多的场合替代Trench MOSFET。
[0022]但是SGT MOSFET有一个问题，如果器件的击穿电压越高，要求：
[0023]1.栅极沟槽101的深度越深，对应的源极场板即源多晶硅4的长度越长。
[0024]2.屏蔽介质层3的厚度越厚；通常屏蔽介质层3采用氧化层组成。
[0025]这都给工艺的实现带来了极大的难度。而且即使工艺能够实现，也会带来应力的问题。这是因为氧化层跟硅的热膨胀系数不匹配。应力的问题也会导致对准精度变差，其中最重要的对准是CT的对准精度，这样会增加阈值的波动。
[0026]为了降低器件的成本，目前功率器件都在由8英寸向12英寸转，以降低器件的生产成本。应力问题在12英寸比8英寸更严重。8英寸向12英寸是指晶圆(wafer)的直径，器件形成于晶圆上，
[0027]而且更为重要的是，目前SGT MOSFET，源极场板的电压是固定电位0V，而漂移区的电压是由接近源极电压逐渐增加到漏极电压。它们的电压差是在逐渐增加的。这导致了对漂移区的耗尽能力是逐渐减弱的。这就会导致电场强度在体内的分布变得不均匀。从而导致沟槽的深度随击穿电压的关系不是线性。使得高压器件要求的栅极沟槽101深度更深。这样也会更进一步加剧应力问题。
[0028]因此，目前击穿电压为150V以上的SGT MOSFET，通常是采用半SGT。所谓半SGT，它可以看做是一个SGT+Trench MOSFET。如图3所示，是现有半SGT MOSFET器件的器件单元结
构示意图，图3显示的是一个典型的250V SGT的实现方式即采用半SGT的实现方式。图3所示的现有半SGT MOSFET和图2所示的现有SGT MOSFET的不同之处为，将图3中的250V击穿电压是有两部分承受：
[0029]1.外延层2a部分，它的掺杂浓度比较淡，用来实现100V的耐压，原理是类似于现有普通的Trench 本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半SGT MOSFET器件，其特征在于，包括：在半导体衬底上形成有第一导电类型掺杂的第一外延层，在所述第一外延层的表面形成有第一导电类型掺杂的第二外延层；半SGT MOSFET器件分成有源区和终端区；在所述有源区中形成有所述半SGT MOSFET器件的多个器件单元，所述器件单元包括栅极结构，所述栅极结构形成于栅极沟槽中且在所述栅极沟槽中形成源导电材料层；所述栅极沟槽穿过所述第二外延层；在所述有源区中，各所述栅极沟槽和所述栅极沟槽之间的台面区形成交替排列结构；在所述终端区中具有终端结构，所述终端结构包括具有一个或数个终端栅极沟槽，所述终端栅极沟槽穿过所述第二外延层，在所述终端栅极沟槽中形成终端源导电材料层；所述第一外延层分成位于所述有源区中的第一区域和位于所述终端区中的第二区域，所述第一区域和所述第二区域的掺杂浓度独立设置；所述第二外延层的掺杂浓度高于所述第一区域的掺杂浓度，所述第二区域的掺杂浓度低于所述第一区域的掺杂浓度，使所述第二区域在器件反偏时能被完全耗尽，以提升所述终端区的耐压值。2.如权利要求1所述的半SGT MOSFET器件，其特征在于：在所述有源区中，器件反偏时，各所述源导电材料层会对所述台面区中的所述第二外延层产生横向耗尽作用，所述终端源导电材料层会对所述终端区中的所述第二外延层产生横向耗尽作用，且所述终端源导电材料层对所述终端区中的所述第二外延层产生的横向耗尽作用弱于各所述源导电材料层会对所述台面区中的所述第二外延层产生的横向耗尽作用，通过所述第二区域的掺杂浓度降低补偿所述终端源导电材料层对所述终端区中的所述第二外延层产生的横向耗尽作用的减弱。3.如权利要求2所述的半SGT MOSFET器件，其特征在于：在所述有源区中，器件反偏时，所述第二外延层具有第一耐压值，所述第一外延层通过纵向耗尽而具有第二耐压值，所述半SGT MOSFET器件在所述有源区中的耐压值为所述第一耐压值和所述第二耐压值的和；所述终端区的所述第二外延层具有第三耐压值，所述第二区域通过纵向耗尽而具有第四耐压值，所述半SGT MOSFET器件在所述终端区中的耐压值为所述第三耐压值和所述第四耐压值的和；通过所述第二区域的掺杂浓度降低以提升所述第四耐压值并使所述半SGT MOSFET器件在所述终端区中的耐压值大于等于在所述有源区中的耐压值。4.如权利要求3所述的半SGT MOSFET器件，其特征在于：在所述有源区中，所述栅极结构还包括：栅导电材料层，所述栅导电材料层和对应的所述栅极沟槽的侧面之间间隔有栅介质层；所述源导电材料层和对应的所述栅极沟槽的内侧表面之间间隔有屏蔽介质层；所述栅导电材料层和所述源导电材料层之间隔离有导电材料层间介质层；所述栅极结构为上下结构，所述栅导电材料层位于所述源导电材料层的正上方；或者，所述栅极结构为左右结构，所述栅导电材料层位于所述源导电材料层的顶部区域两侧。
5.如权利要求4所述的半SGT MOSFET器件，其特征在于：在所述终端区中，在所述终端栅极沟槽中形成有终端栅导电材料层或者不形成终端栅导电材料层。6.如权利要求4所述的半SGT MOSFET器件，其特征在于：在所述有源区中，各所述器件单元还包括：由第二导电类型掺杂的阱区组成的沟道区；在所述沟道区的表面形成有第一导电类型重掺杂的源区；漂移区由所述沟道区底部的所述第二外延层和所述第一外延层组成；第二导电类型重掺杂的漏区形成在所述半导体衬底背面；在所述...

【专利技术属性】
技术研发人员：曾大杰，
申请(专利权)人：深圳尚阳通科技有限公司，
类型：发明
国别省市：