沟槽MOSFET及其制造方法技术

本发明专利技术公开了一种沟槽MOSFET，包括：原胞区和外围区，原胞区中形成有沟槽MOSFET的器件单元结构，在外围区中形成有用于降低沟槽MOSFET的输出电容非线性的沟槽MOS电容，沟槽MOS电容包括：第二沟槽栅，由形成于第二沟槽中的第二栅介质层和第二多晶硅栅叠加而成；第二多晶硅栅的侧面覆盖的第一外延层的表面未形成源区，由第一外延层组成的漂移区延伸在整个原胞区和外围区中，在漂移区的背面形成有漏区；第二多晶硅栅的顶部通过接触孔连接到源极；沟槽MOS电容和器件单元结构组成并联结构并在器件反偏时提升整个沟槽MOSFET的输出电容并降低输出电容的非线性。本发明专利技术还公开了一种沟槽MOSFET的制造方法。

Groove MOSFET and its manufacturing method

【技术实现步骤摘要】
沟槽MOSFET及其制造方法
本专利技术涉及半导体集成电路制造领域，特别是涉及一种沟槽MOSFET；本专利技术还涉及一种沟槽MOSFET的制造方法。
技术介绍
如图1所示，是现有沟槽MOSFET的器件单元结构的结构示意图，现有沟槽MOSFET是由多个器件单元结构并联而成，各所述器件单元结构包括：第一沟槽栅，由形成于第一沟槽中的第一栅介质层8和第一多晶硅栅9叠加而成。漂移区2，由第一导电类型掺杂的第一外延层2组成。体区3，由形成于所述漂移区2表面的第二导电类型掺杂区组成。源区4，由形成于所述体区3表面的第一导电类型重掺杂区组成。漏区1，由形成于所述漂移区2背面的第一导电类型重掺杂区组成。所述第一沟槽的底部穿过所述体区3，所述源区4自对准形成于所述第一多晶硅栅9侧面的所述体区3的表面，被所述第一多晶硅栅9侧面覆盖的所述体区3的表面用于形成沟道。所述第一多晶硅栅9通过接触孔5连接到由正面金属层7组成的栅极。所述源区4和所述体区3通过接触孔5连接到由正面金属层7组成的源极。所述漏区1的背面和背面金属层接触且由所述背面金属层组成漏极。N型沟槽MOSFET举例说明。第一外延层2通常形成于重掺杂的N型半导体衬底如硅衬底1上，半导体衬底1会在减薄后形成漏区。N型半导体衬底1的电阻率通常是在0.001Ω*cm到0.003Ω*cm之间。N型半导体衬底1的厚度跟器件的击穿电压有关，通常器件的击穿电压越低，N型半导体衬底1的厚度越低，以降低衬底的电阻。对于N型的第一外延层2，器件的击穿电压越高，第一外延层2的掺杂浓度越低，第一外延层2的厚度越厚。对于所述体区3，所述体区3的掺杂浓度决定了器件的阈值电压。所述第一栅介质层8通常采用栅氧化层，通常器件的击穿电压越低，所述第一栅介质层8的厚度也越低。所述第一栅介质层8通常用的材料是二氧化硅也可以是其它材料。第一多晶硅栅9通过通过在第一沟槽中填充多晶硅然后回刻形成。为了降低栅极电阻，提高开关速度，第一多晶硅栅9通常是重掺杂的。其中N型沟槽MOSFET的第一多晶硅栅9为N型掺杂。对于P型沟槽MOSFET，第一多晶硅栅9是P型掺杂。沟槽式的栅极结构保证了器件的电流方向是垂直的，这样可以减小器件的JFET效应，降低器件的比导通电阻。沟槽刻蚀的角度通常是在88度到89度之间。为了降低器件的比导通电阻，通常第一多晶硅栅9的深度需要比体区3的结深至少深0.15μm。接触孔5通常有填充于接触孔的开口中的钨组成。接触孔5会穿过层间膜。随着器件的击穿电压的增加，体区3和漂移区2的耗尽区不断的展宽，器件的输出电容不断降低。如图2所示，是现有沟槽MOSFET的输出电容曲线；其中曲线101是现有沟槽MOSFET的输出电容曲线，输出电容曲线的横坐标为漏极电压，纵坐标为归一化电容，归一化电容一漏极电压为0V时的电容为1，可以看出，在40V下的输出电容为0V时的20％，当漏极电压由0V增加到40V的时候，输出电容只有不到原来的1/5，所以现有器件的输入电容会随着漏极电压的增加而急剧下降。图2所示器件对应的第一栅介质层8的厚度是第一外延层2的厚度是5μm，第一外延层2的电阻率为0.36Ω*cm。
技术实现思路
本专利技术所要解决的技术问题是提供一种沟槽MOSFET，能提升输出电容的最小值，改善输出电容的非线性。为此，本专利技术还提供一种沟槽MOSFET的制造方法。为解决上述技术问题，本专利技术提供的沟槽MOSFET包括：原胞区和外围区，所述外围区位于所述原胞区的外周。所述原胞区中形成有沟槽MOSFET的器件单元结构，各所述器件单元结构包括：第一沟槽栅，由形成于第一沟槽中的第一栅介质层和第一多晶硅栅叠加而成。漂移区，由第一导电类型掺杂的第一外延层组成。体区，由形成于所述漂移区表面的第二导电类型掺杂区组成。源区，由形成于所述体区表面的第一导电类型重掺杂区组成。漏区，由形成于所述漂移区背面的第一导电类型重掺杂区组成。所述第一沟槽的底部穿过所述体区，所述源区自对准形成于所述第一多晶硅栅侧面的所述体区的表面，被所述第一多晶硅栅侧面覆盖的所述体区的表面用于形成沟道。所述第一多晶硅栅通过接触孔连接到由正面金属层组成的栅极。所述源区和所述体区通过接触孔连接到由正面金属层组成的源极。所述漏区的背面和背面金属层接触且由所述背面金属层组成漏极。在所述外围区中形成有用于降低所述沟槽MOSFET的输出电容非线性的沟槽MOS电容，所述沟槽MOS电容包括：第二沟槽栅，由形成于第二沟槽中的第二栅介质层和第二多晶硅栅叠加而成。所述第二多晶硅栅的侧面覆盖的所述第一外延层的表面未形成所述源区，所述第二多晶硅栅侧面的所述第一外延层和所述原胞区的所述第一外延层形成整个所述沟槽MOSFET的所述漂移区。所述原胞区中的所述漏区延伸到所述沟槽MOS电容的所述第一外延层的底部形成整个所述沟槽MOSFET的所述漏区。所述第二多晶硅栅的顶部通过接触孔连接到所述源极。器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层都连接到所述漏极的电位，连接到所述源极的所述第二多晶硅栅会在所述第二多晶硅栅侧面和底部表面覆盖的所述第一外延层表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层的第一导电类型的掺杂浓度相同时，所述第一外延层停止耗尽，从而使得所述沟槽MOS电容的第一外延层的耗尽区的最小值得到限制，从而提升整个所述沟槽MOSFET的输出电容并降低所述输出电容的非线性。进一步的改进是，所述第一沟槽和所述第二沟槽的形成工艺相同且同时形成，所述第一栅介质层和所述第二栅介质层的形成工艺相同且同时形成，所述第一多晶硅栅和所述第二多晶硅栅的形成工艺相同且同时形成。进一步的改进是，所述第一沟槽的宽度和所述第二沟槽的宽度相同，或者所述第二沟槽的宽度不同于所述第一沟槽的宽度。所述第二沟槽的数量为一个以上，各所述第二沟槽邻近的沟槽包括所述第二沟槽或所述第一沟槽，所述第二沟槽和邻近的沟槽之间的间距小于等于所述第一沟槽之间的间距，所述第二沟槽和邻近的沟槽之间的间距要大于由所述沟槽MOS电容对所述第一外延层形成的耗尽区的宽度的两倍，所述第二沟槽和邻近的沟槽之间的间距越小，所述沟槽MOS电容的电容密度越高。进一步的改进是，所述第二多晶硅栅采用第一导电类型掺杂；或者，所述第二多晶硅栅采用第二导电类型掺杂，第二导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升大于第一导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升。进一步的改进是，所述第一多晶硅栅采用第一导电类型掺杂。进一步的改进是，所述源区的形成区域通过光刻定义并使所述源区的第一导电类型离子注入仅位于所述原胞区中。当所述第二多晶硅栅采用第二导电类型掺杂时，所述第一多晶硅栅的掺杂由和所述第二多晶硅栅同时形成时对应的第二本文档来自技高网...

【技术保护点】
1.一种沟槽MOSFET，其特征在于，包括：原胞区和外围区，所述外围区位于所述原胞区的外周；/n所述原胞区中形成有沟槽MOSFET的器件单元结构，各所述器件单元结构包括：/n第一沟槽栅，由形成于第一沟槽中的第一栅介质层和第一多晶硅栅叠加而成；/n漂移区，由第一导电类型掺杂的第一外延层组成；/n体区，由形成于所述漂移区表面的第二导电类型掺杂区组成；/n源区，由形成于所述体区表面的第一导电类型重掺杂区组成；/n漏区，由形成于所述漂移区背面的第一导电类型重掺杂区组成；/n所述第一沟槽的底部穿过所述体区，所述源区自对准形成于所述第一多晶硅栅侧面的所述体区的表面，被所述第一多晶硅栅侧面覆盖的所述体区的表面用于形成沟道；/n所述第一多晶硅栅通过接触孔连接到由正面金属层组成的栅极；/n所述源区和所述体区通过接触孔连接到由正面金属层组成的源极；/n所述漏区的背面和背面金属层接触且由所述背面金属层组成漏极；/n在所述外围区中形成有用于降低所述沟槽MOSFET的输出电容非线性的沟槽MOS电容，所述沟槽MOS电容包括：/n第二沟槽栅，由形成于第二沟槽中的第二栅介质层和第二多晶硅栅叠加而成；/n所述第二多晶硅栅的侧面覆盖的所述第一外延层的表面未形成所述源区，所述第二多晶硅栅侧面的所述第一外延层和所述原胞区的所述第一外延层形成整个所述沟槽MOSFET的所述漂移区；/n所述原胞区中的所述漏区延伸到所述沟槽MOS电容的所述第一外延层的底部形成整个所述沟槽MOSFET的所述漏区；/n所述第二多晶硅栅的顶部通过接触孔连接到所述源极；/n器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层都连接到所述漏极的电位，连接到所述源极的所述第二多晶硅栅会在所述第二多晶硅栅侧面和底部表面覆盖的所述第一外延层表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层的第一导电类型的掺杂浓度相同时，所述第一外延层停止耗尽，从而使得所述沟槽MOS电容的第一外延层的耗尽区的最小值得到限制，从而提升整个所述沟槽MOSFET的输出电容并降低所述输出电容的非线性。/n...

【技术特征摘要】
1.一种沟槽MOSFET，其特征在于，包括：原胞区和外围区，所述外围区位于所述原胞区的外周；
所述原胞区中形成有沟槽MOSFET的器件单元结构，各所述器件单元结构包括：
第一沟槽栅，由形成于第一沟槽中的第一栅介质层和第一多晶硅栅叠加而成；
漂移区，由第一导电类型掺杂的第一外延层组成；
体区，由形成于所述漂移区表面的第二导电类型掺杂区组成；
源区，由形成于所述体区表面的第一导电类型重掺杂区组成；
漏区，由形成于所述漂移区背面的第一导电类型重掺杂区组成；
所述第一沟槽的底部穿过所述体区，所述源区自对准形成于所述第一多晶硅栅侧面的所述体区的表面，被所述第一多晶硅栅侧面覆盖的所述体区的表面用于形成沟道；
所述第一多晶硅栅通过接触孔连接到由正面金属层组成的栅极；
所述源区和所述体区通过接触孔连接到由正面金属层组成的源极；
所述漏区的背面和背面金属层接触且由所述背面金属层组成漏极；
在所述外围区中形成有用于降低所述沟槽MOSFET的输出电容非线性的沟槽MOS电容，所述沟槽MOS电容包括：
第二沟槽栅，由形成于第二沟槽中的第二栅介质层和第二多晶硅栅叠加而成；
所述第二多晶硅栅的侧面覆盖的所述第一外延层的表面未形成所述源区，所述第二多晶硅栅侧面的所述第一外延层和所述原胞区的所述第一外延层形成整个所述沟槽MOSFET的所述漂移区；
所述原胞区中的所述漏区延伸到所述沟槽MOS电容的所述第一外延层的底部形成整个所述沟槽MOSFET的所述漏区；
所述第二多晶硅栅的顶部通过接触孔连接到所述源极；
器件反偏时，所述沟槽MOS电容的所述第二沟槽的侧面的所述第一外延层都连接到所述漏极的电位，连接到所述源极的所述第二多晶硅栅会在所述第二多晶硅栅侧面和底部表面覆盖的所述第一外延层表面形成第二导电类型载流子的积累，在积累的第二导电类型载流子的浓度和所述第一外延层的第一导电类型的掺杂浓度相同时，所述第一外延层停止耗尽，从而使得所述沟槽MOS电容的第一外延层的耗尽区的最小值得到限制，从而提升整个所述沟槽MOSFET的输出电容并降低所述输出电容的非线性。


2.如权利要求1所述的沟槽MOSFET，其特征在于：所述第一沟槽和所述第二沟槽的形成工艺相同且同时形成，所述第一栅介质层和所述第二栅介质层的形成工艺相同且同时形成，所述第一多晶硅栅和所述第二多晶硅栅的形成工艺相同且同时形成。


3.如权利要求2所述的沟槽MOSFET，其特征在于：所述第一沟槽的宽度和所述第二沟槽的宽度相同，或者所述第二沟槽的宽度不同于所述第一沟槽的宽度；
所述第二沟槽的数量为一个以上，各所述第二沟槽邻近的沟槽包括所述第二沟槽或所述第一沟槽，所述第二沟槽和邻近的沟槽之间的间距小于等于所述第一沟槽之间的间距，所述第二沟槽和邻近的沟槽之间的间距要大于由所述沟槽MOS电容对所述第一外延层形成的耗尽区的宽度的两倍，所述第二沟槽和邻近的沟槽之间的间距越小，所述沟槽MOS电容的电容密度越高。


4.如权利要求2所述的沟槽MOSFET，其特征在于：所述第二多晶硅栅采用第一导电类型掺杂；或者，所述第二多晶硅栅采用第二导电类型掺杂，第二导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升大于第一导电类型掺杂的所述第二多晶硅栅对所述输出电容的最小值的提升。


5.如权利要求4所述的沟槽MOSFET，其特征在于：所述第一多晶硅栅采用第一导电类型掺杂。


6.如权利要求5所述的沟槽MOSFET，其特征在于：所述源区的形成区域通过光刻定义并使所述源区的第一导电类型离子注入仅位于所述原胞区中；
当所述第二多晶硅栅采用第二导电类型掺杂时，所述第一多晶硅栅的掺杂由和所述第二多晶硅栅同时形成时对应的第二导电类型掺杂以及在进行所述源区的第一导电类型离子注入形成的第一导电类型掺杂叠加而成并形成第一导电类型净掺杂。


7.如权利要求1所述的沟槽MOSFET，其特征在于：所述体区采用全面注入工艺形成，在所述沟槽MOS电容的所述第一外延层的表面也同时形成有所述体区。


8.如权利要求1所述的沟槽MOSFET，其特征在于：所述栅极通过栅极衬垫引出，所述沟槽MOS电容形成于所述栅极衬垫所覆盖的区域中。


9.一种沟槽MOSF...

【专利技术属性】
技术研发人员：蒋容，肖胜安，
申请(专利权)人：深圳尚阳通科技有限公司，
类型：发明
国别省市：广东;44