半导体存储器件制造技术

本实用新型专利技术公开了一种半导体存储器件，其位线为多层结构，包含下层导电材料、中层导电材料、上层导电材料以及顶层硬掩模层；所述下层导电材料与中层导电材料、上层导电材料依次叠加形成多层导电结构，在半导体衬底中还具有位线接触凹槽，所述位线位于半导体衬底表面的绝缘夹层上，以及位线接触凹糟中，所述位于绝缘夹层上的位线与绝缘夹层的横向接触面积大，位于位线接触凹槽中的位线与位线接触凹槽的底部横向接触面积小，提高了位线之间的横向隔离效果，改善漏电。

Semiconductor memory device

【技术实现步骤摘要】
半导体存储器件
本专利技术涉及半导体器件设计及制造工艺领域，特别是指一种半导体存储器件。
技术介绍
如图1所示，是现有半导体存储器件的俯视面结构图，图中包括在第一方向上延伸且平行的多根字线WL，字线是存储管的多晶硅控制栅连接而成，字线WL之间为接触插塞或器件隔离层，与字线垂直的第二方向上是存储器的位线BL，位线BL与字线WL交叉的区域为存储管的结构区域。图中还具有长条形类似于杆状的有源区ACT，在传统的存储器件结构中，该有源区ACT一般是选择第一方向或者第二方向，随着技术的进步以及更高存储密度的要求，如今的有源区ACT一般设计为与第一方向或者第二方向存在一定的夹角，即类似于倾斜排列的状态，各有源区ACT之间彼此平行，有源区ACT之间以器件隔离层进行隔离，该器件隔离层一般形成为沟槽结构。图中圆圈处为位线接触凹槽。图2是现有的半导体存储器件的剖面图，也就是图1所示的AA线剖面图，其结构为：在半导体基板中，字线WL在第一方向上延伸；位线结构，在所述字线上方跨过并在所述与第一方向垂直的第二方向上延伸，位线与字线之间具有隔离层，也就是说，位线在字线上方与字线垂直相交地穿过，两者不在一个平面上。所述字线在第一方向上延伸，字线为一般为多晶硅、金属硅化物以及金属中的至少一种材质，其下方为栅介质层，一般为氧化层。位线BL与字线WL之间的有源区ACT中包含有存储管的注入区，且在器件隔离层（沟槽）两侧为不同掺杂类型的注入区。图中还具有位线接触凹槽3，该位线接触凹槽3对应于图1中的圆圈处，此处位线接触位于位线接触凹槽3中。图3是图1的沿BB线的剖面图，此处可以看到字线的剖面结构。图4是连接位线的进一步放大图，位线一般包括下层的导电材料、中层导电材料、上层导电材料以及顶层硬掩模层一起来形成叠加的结构，下层的导电材料一般由重掺杂的多晶硅构成，中/上层的导电材料一般由金属硅化物和/或金属（比如钨、铝、钛、钽等），顶层硬掩模层一般为氮化硅材质。位线一般位于位线上方的凹槽3中，凹槽中位线以外的空间填充隔离介质。常规的半导体存储器件的位线结构在半导体基板中的形貌是上下比较匀称的形态，其剖面没有比较明显的宽度上的变化，现有的位线结构，其位线之间的间隔SC较小。
技术实现思路
本专利技术所要解决的技术问题在于提供一种半导体存储器件，其位线的剖面结构具有横向宽度交替变化的形貌，能增大位线之间的间距，减少位线之间的漏电。为解决上述问题，本专利技术所述的半导体存储器件，包含：半导体衬底，在所述半导体衬底中具有器件隔离层，所述器件隔离层之间为隔离出的多个有源区；半导体衬底表面具有绝缘夹层；在所述半导体衬底中，还包含有多个沿第一方向延伸且穿过有源区的字线，各条字线之间互相隔离；多根位线，所述多根位线在半导体衬底中穿过有源区并沿第二方向延伸；所述第二方向与第一方向垂直；所述的多个有源区呈条形且互相平行，并以第一方向或第二方向为延伸方向，或者是与第一方向及第二方向之间存在夹角；所述的位线上方还具有位线，将位线进行引出；所述半导体衬底表面还具有位线接触凹槽，所述位线接触凹槽是间隔排列，即每不相邻的位线是位于半导体衬底表面的绝缘夹层上，另不相邻的位线是位于位线接触凹槽中，交叉间隔排列；所述位线为多层结构，包含下层导电材料、中层导电材料、上层导电材料以及顶层硬掩模层；所述下层导电材料、中层导电材料、上层导电材料依次叠加形成复合层；所述下层导电材料依次交替接触所述半导体衬底上的绝缘夹层，或者是位线接触凹槽的底部；所述的各位线的下层导电材料与绝缘夹层及位线接触凹槽底部的接触面在横断面上的宽度呈大小交替变化的形貌，即所述绝缘夹层上的位线的下层导电材料与绝缘夹层的横向接触宽度大，而位于位线接触凹槽中的位线的下层导电材料与位线接触凹槽底部接触的横向接触宽度小；使各位线的下层导电材料与绝缘夹层或位线接触凹槽的底部的接触部分在剖面上呈粗细交替变化。进一步的改进是，在所述的位于位线接触凹槽中的位线与侧壁的半导体衬底之间还具有隔离介质。进一步的改进是，所述的位线的下层导电材料的横断面为倒梯形，或者是其他具有上大下小形貌的几何图形。进一步的改进是，所述的下层导电材料为重掺杂的多晶硅，所述中/上层导电材料为重掺杂的多晶硅、金属硅化物、金属氮化物或者金属中的一种，所述的顶层硬掩模层为绝缘介质层，一般为氮化硅层。进一步的改进是，所述的金属为钨、铝、钛、钽。进一步的改进是，所述的器件隔离层为沟槽隔离。进一步的改进是，所述的字线两侧还分别具有第一掺杂区及第二掺杂区，所述第一掺杂区及第二掺杂区的底表面均位于自有源区顶表面向下的特定深度处。进一步的改进是，所述的位线之间填充有绝缘介质。本专利技术所述的半导体存储器件，通过将传统的位线的剖面结构形貌进行调整，将不同位线中的下层导电材料与绝缘夹层或位线接触凹槽的横向接触宽度进行大小交替的变化，使不同位线之间的横向间距进一步增大，提高了位线之间的横向隔离效果，从而进一步的改善位线之间的漏电。附图说明图1是半导体存储器件的平面俯视图。图2是半导体存储器件的剖面图，且是以图1中AA线位置的剖面图。图3是半导体存储器件的剖面图，且是以图1中BB线位置的剖面图。图4是位线结构的进一步放大图。图5是本专利技术半导体存储器件的位线剖面形貌示意图。图6是本专利技术存储器件的平面俯视图，其中位线呈现粗细变化。附图标记说明1是衬底，2是器件隔离层（隔离沟槽），3是位线接触凹槽，4是字线多晶硅硬掩模层，5是下层导电材料，6是中间层导电材料1，7是顶层硬掩模层，8是上层导电材料，9是绝缘夹层，ACT是有源区，BL是位线，WL是字线，d、d1、d2是位线之间的横向宽度,d3是下层导电材料的上顶面横向宽度，d4是中层导电材料的横向宽度，d5是中间层导电材料下底面的横向宽度，BLS是位线结构整体。具体实施方式本专利技术所述的半导体存储器件的结构结合附图说明如下，需要注意的是，说明书附图中仅用于配合说明书来说明各结构单元的大致位置及形貌，附图中的尺寸大小、比例以及相对位置等不代表器件制造工艺中的真实参数，仅用于解释本专利技术技术方案。同时，为了说明的简洁及清楚，本申请中仅对本专利技术创造性部分作重点说明，不是本专利技术重点的存储器件的其他结构部分为公知技术，不再做详细说明，且说明书附图中非本专利技术重点的或本专利技术并未涉及到的存储器件的其他结构部分也不做示意。本专利技术所述的半导体存储器件，主要针对的是位线的引出部分，具体来说是对位线的接触插塞的结构形貌做出调整，使其在剖面上具有上大下小的几何形貌，如图5所示，在所述的位线多晶硅的上方具有位线，将位线进行引出。所述位线为多层结构，包含下层导电材料、中层导电材料、上层导电材料以及顶层硬掩模层依次叠加而成；所述各位线之间间隔一定距离。现有技术的位线其上下层导电材料以及顶层硬掩模层基本上是侧边对齐的，也就是各层之间本文档来自技高网...

【技术保护点】
1.一种半导体存储器件，其特征在于：包括：/n半导体衬底，在所述半导体衬底中具有器件隔离层，所述器件隔离层之间为隔离出的多个有源区；半导体衬底表面具有绝缘夹层；/n在所述半导体衬底中，还包含有多个沿第一方向延伸且穿过有源区的字线，各条字线之间互相隔离；/n多根位线，所述多根位线在半导体衬底中穿过有源区并沿第二方向延伸；所述第二方向与第一方向垂直；/n所述的多个有源区呈条形且互相平行，并以第一方向或第二方向为延伸方向，或者是与第一方向及第二方向之间存在夹角；/n所述半导体衬底表面还具有位线接触凹槽，所述位线接触凹槽是间隔排列，即每不相邻的位线是位于半导体衬底表面的绝缘夹层上，另不相邻的位线是位于位线接触凹槽中；/n所述位线为多层结构，包含下层导电材料、中层导电材料、上层导电材料以及顶层硬掩模层；所述下层导电材料、中层导电材料、上层导电材料依次叠加形成复合层；所述下层导电材料依次交替接触所述半导体衬底上的绝缘夹层，或者是位线接触凹槽的底部；/n所述绝缘夹层上的位线的下层导电材料与绝缘夹层的横向接触有第一宽度，而位于位线接触凹槽中的位线的下层导电材料与位线接触凹槽底部接触的横向接触有第二宽度；/n所述其中第一宽度与第二宽度不相等。/n...

【技术特征摘要】
1.一种半导体存储器件，其特征在于：包括：
半导体衬底，在所述半导体衬底中具有器件隔离层，所述器件隔离层之间为隔离出的多个有源区；半导体衬底表面具有绝缘夹层；
在所述半导体衬底中，还包含有多个沿第一方向延伸且穿过有源区的字线，各条字线之间互相隔离；
多根位线，所述多根位线在半导体衬底中穿过有源区并沿第二方向延伸；所述第二方向与第一方向垂直；
所述的多个有源区呈条形且互相平行，并以第一方向或第二方向为延伸方向，或者是与第一方向及第二方向之间存在夹角；
所述半导体衬底表面还具有位线接触凹槽，所述位线接触凹槽是间隔排列，即每不相邻的位线是位于半导体衬底表面的绝缘夹层上，另不相邻的位线是位于位线接触凹槽中；
所述位线为多层结构，包含下层导电材料、中层导电材料、上层导电材料以及顶层硬掩模层；所述下层导电材料、中层导电材料、上层导电材料依次叠加形成复合层；所述下层导电材料依次交替接触所述半导体衬底上的绝缘夹层，或者是位线接触凹槽的底部；
所述绝缘夹层上的位线的下层导电材料与绝缘夹层的横向接触有第一宽度，而位于位线接触凹槽中的位线的下层导电材料与位线接触凹槽底部接触的横向接触有第二宽度；
所述其中第一宽度与第二宽度不相等。


2.如权利要求1所述的半导体存储器件，其特征在于：所述各位线的下层导电材料与绝缘夹层的横向接触第一宽度与下层导电材料与未接接触凹槽底部的横向接触第二宽度在剖面上呈大小交替变化。


3.如权利要求1所述的半导体存储器件，其特征在于：所述的位线的下层导电材料的横断面为倒梯形。


4.如权利要求1所述的半导体存储器件，其特征在于：所述位线中下层导电材料的顶部界面与中间层导电材料的底部界面相连接并且下层导电材料的顶部的宽度小于中间层导电材料的底部的宽度。


5....

【专利技术属性】
技术研发人员：詹益旺，童宇诚，黄永泰，李武新，佘法爽，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：福建;35