半导体器件和形成半导体器件的方法技术

形成半导体器件的方法包括提供具有衬底和从该衬底突出的鳍的结构；在鳍上方形成伪栅极堆叠件；在伪栅极堆叠件的侧壁上形成栅极间隔件；使用自由基蚀刻工艺去除伪栅极堆叠件，从而产生栅极沟槽；并且在栅极沟槽中形成金属栅极堆叠件。本发明专利技术的实施例还涉及半导体器件。

【技术实现步骤摘要】
半导体器件和形成半导体器件的方法
本专利技术的实施例涉及半导体器件和形成半导体器件的方法。
技术介绍
半导体集成电路(IC)行业经历了指数型增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小且更复杂的电路。在IC演变过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，使用制造工艺可产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂性。在一些IC设计中，随着技术节点缩小而实现的一项进步是用金属栅极替换典型的多晶硅栅极，以通过减小部件尺寸来改善器件性能。形成金属栅极的一个工艺称为替换栅极或“后栅极”工艺，其中，在去除多晶硅栅极之后制造金属栅极，这允许减少后续工艺的数量，包括高温工艺，这必须在形成栅极之后实施。然而，实现这种IC制造工艺存在挑战，尤其是在先进工艺节点中按比例缩小的IC部件。在一个实例中，在多晶硅栅极的去除期间，栅极间隔件的侧壁可能会损坏，从而导致侧壁轮廓不直。因此，需要对该领域进行改进。
技术实现思路
本专利技术的实施例提供了一种形成半导体器件的方法，包括：提供具有衬底和从所述衬底突出的鳍的结构；在所述鳍上方形成伪栅极堆叠件；在所述伪栅极堆叠件的侧壁上形成栅极间隔件；使用自由基蚀刻工艺去除所述伪栅极堆叠件，从而产生栅极沟槽；以及在所述栅极沟槽中形成金属栅极堆叠件。本专利技术的另一实施例提供了一种形成半导体器件的方法，包括：在工艺室的蚀刻工艺区域中接收结构，所述结构包括位于衬底上方的伪栅极堆叠件和位于所述伪栅极堆叠件的侧壁上的栅极间隔件；用前体气体在所述工艺室的等离子体区域中生成等离子体，所述等离子体包括自由基和带电离子；使所述自由基流入蚀刻工艺区域，同时排除所述带电离子进入所述蚀刻工艺区域；用所述自由基蚀刻所述伪栅极堆叠件，从而产生栅极沟槽；以及在所述栅极沟槽中形成金属栅极堆叠件。本专利技术的又一实施例提供了一种半导体器件，包括：衬底；鳍，从所述衬底突出，所述鳍在第一方向上纵向延伸；栅极堆叠件，与所述鳍接合，所述栅极堆叠件在垂直于所述第一方向的第二方向上纵向延伸；以及栅极间隔件，位于所述栅极堆叠件的侧壁上，所述栅极间隔件包括直接与所述栅极堆叠件的侧壁相接的内侧壁和与所述内侧壁相对的外侧壁，在沿所述第一方向的截面图中，所述内侧壁具有第一高度，并且弓形结构朝向所述栅极堆叠件延伸第一横向距离，所述第一横向距离从所述内侧壁的中点沿所述第一方向测量，其中，在沿所述第一方向的截面图中，所述外侧壁的第二高度低于所述内侧壁的第一高度。附图说明当结合附图进行阅读时，从以下详细描述可以最佳理解本专利技术的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。图1和图2示出了根据本专利技术的各个方面的用于形成半导体器件的方法的流程图。图3、图4、图5、图6、图7A、图7B、图8A、图8B、图10A、图10B、图12A、图12B、图13A、图13B、图14A、图14B和图15示出了根据一些实施例的在根据图1和图2的方法的制造工艺期间的半导体器件的截面图。图9和图11示出了根据本专利技术的各个方面的在根据图1和图2的方法的蚀刻工艺中使用的示例性工艺室。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然，这些仅仅是实例，而不旨在限制本专利技术。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。更进一步，当用“约”、“近似”等描述数值或数值范围时，除非另有说明，否则该术语旨在涵盖在所描述的数值的+/-10％内的数值。例如，术语“约5nm”涵盖从4.5nm至5.5nm的尺寸范围。本专利技术总体上涉及半导体器件和制造方法，并且更具体地涉及使用选择性自由基蚀刻工艺的晶体管栅极形成。在替换栅极或“后栅极”工艺中，伪栅极去除工艺之后的栅极间隔件的侧壁轮廓限定了随后形成的金属栅极的侧壁轮廓。非直的栅极间隔件的侧壁轮廓可能包括弓形的弯曲、延伸的基脚和/或弯曲的侧壁，这将导致邻接栅极间隔件的金属栅极的类似侧壁轮廓。这可能会对金属栅极性能的均匀性产生负面影响。一些实施例在伪栅极去除工艺期间提供具有基本直的侧壁的栅极间隔件。虽然示例性方法在鳍式场效应晶体管(FinFET)半导体器件的工艺中发现了特殊的应用，但是它们也可以在其它应用中使用，诸如来自诸如平面晶体管等的其它工件上选择性地去除各个材料层。图1和图2示出了根据本专利技术的各个方面的用于形成半导体器件的方法100的流程图。方法100仅是实例，并且不旨在限制本专利技术超出权利要求中明确记载的内容。可以在方法100之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换、消除或移动所描述的一些操作。下面结合图3至图15描述方法100。图3至图8B、图10A、图10B和图12A至图15示出了在根据方法100的制造步骤期间的半导体器件200的各个截面图。图9和图11示出了适用于方法100的某些操作的各个示例性蚀刻工艺室。在操作102中，方法100(图1)提供或配备有具有衬底202的半导体器件200，诸如图3所示。在所示的实施例中，衬底202是硅衬底。可选地，衬底202可以包括另一元素半导体，诸如锗；化合物半导体，包括碳化硅、氮化镓、砷化镓、磷化镓、磷化铟、砷化铟和锑化铟；合金半导体，包括硅锗、磷砷化镓、磷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和磷砷化铟镓；等。在另一实施例中，衬底202包括氧化铟锡(ITO)玻璃。在一个实施例中，衬底202可以是晶圆，诸如硅晶圆，并且可以在其上部中包括一个或多个外延生长的半导体层。在操作104中，方法100(图1)形成从衬底202向上突出的鳍204，如图4所示。在所示的实施例中，鳍204沿着X方向纵向延伸并且在Y方向上彼此间隔开。此外，鳍204总体上彼此平行。可以通过在衬底202的整个区域上方外延生长一个或多个半导体层，并且然后图案化一个或多个半导体层以形成单独的鳍204来形成鳍204。鳍204可以通过任何合适的方法来图案化。例如，可以使用一本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法，包括：/n提供具有衬底和从所述衬底突出的鳍的结构；/n在所述鳍上方形成伪栅极堆叠件；/n在所述伪栅极堆叠件的侧壁上形成栅极间隔件；/n使用自由基蚀刻工艺去除所述伪栅极堆叠件，从而产生栅极沟槽；以及/n在所述栅极沟槽中形成金属栅极堆叠件。/n

【技术特征摘要】
20180928 US 62/738,429;20190917 US 16/573,5521.一种形成半导体器件的方法，包括：
提供具有衬底和从所述衬底突出的鳍的结构；
在所述鳍上方形成伪栅极堆叠件；
在所述伪栅极堆叠件的侧壁上形成栅极间隔件；
使用自由基蚀刻工艺去除所述伪栅极堆叠件，从而产生栅极沟槽；以及
在所述栅极沟槽中形成金属栅极堆叠件。


2.根据权利要求1所述的方法，其中，所述自由基蚀刻工艺是各向同性的。


3.根据权利要求1所述的方法，其中，所述自由基蚀刻工艺包括：
将第一蚀刻前体激发成等离子体；以及
在使自由基与所述伪栅极堆叠件接触之前，从所述等离子体中分离自由基。


4.根据权利要求3所述的方法，还包括：
从所述等离子体中分离所述自由基之后，将所述自由基与所述第二蚀刻前体结合。


5.根据权利要求3所述的方法，其中，所述第一蚀刻前体不含氧和氯。


6.根据权利要求1所述的方法，其中，所述自由基蚀刻工艺包括施加包含氟和氢的自由基。


7.根据权利要求1所述的方法，其中，所述自由基...

【专利技术属性】
技术研发人员：蔡崴宇，粘富尧，黄宏纬，李昌盛，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾;71