半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述半导体结构包括：第一晶圆，所述第一晶圆包括第一区和第二区，所述第一区包括第一像素区，所述第二区包括第二像素区，且所述第二像素区的像素低于所述第一像素区的像素；与所述第一晶圆键合的第二晶圆，所述第二晶圆内具有第一逻辑电路，所述第一逻辑电路对所述第一像素区的像素进行逻辑控制。所述半导体结构能够提高图像传感器的集成度。

Semiconductor structure and its formation method

A semiconductor structure and a forming method thereof, the semiconductor structure includes: a first wafer, the first wafer including a first area and a second area, the first area including a first pixel area, the second area including a second pixel area, and the pixel of the second pixel area is lower than the pixel of the first pixel area; the second wafer bonded with the first wafer, the second wafer There is a first logic circuit which controls the pixels of the first pixel area logically. The semiconductor structure can improve the integration degree of the image sensor.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造和光电成像
，尤其涉及一种半导体结构及其形成方法。
技术介绍
图像传感器可用于感测光信号，其通过将光信号转换成电信号来实现图像拍摄功能。图像传感器按照其接收光信号的方式分为背照式(BSI)图像传感器和前照式(FSI)图像传感器。目前，出现了最新的堆栈式图像传感器以使图像传感器的集成度更高、体积更小。然而，为了满足更高的像素要求、更远的拍摄距离以及更多的拍摄效果，通常需要多个图像传感器配合使用，这样不仅增加了产品的成本、增大了产品的体积，同时还会由于多个图像传感器之间的安装偏移，导致拍摄效果差，因此目前的图像传感器集成度仍有待提高。
技术实现思路
本专利技术解决的技术问题是提供一种半导体结构及其形成方法，以降低图像传感器的成本、多个图像传感器配合使用时的安装误差，并且提高图像传感器的集成度。为解决上述技术问题，本专利技术实施例提供一种半导体结构，包括：第一晶圆，所述第一晶圆包括第一区和第二区，所述第一区包括第一像素区，所述第二区包括第二像素区，且所述第二像素区的像素低于所述第一像素区的像素；与所述第一晶圆键合的第二晶圆，所述第二晶圆内具有第一逻辑电路，所述第一逻辑电路对所述第一像素区的像素进行逻辑控制。可选的，所述第一晶圆内具有第二逻辑电路，所述第二逻辑电路对所述第二像素区的像素进行逻辑控制。可选的，所述第二区还包括第三像素区和第四像素区，所述第三像素区的像素低于所述第一像素区的像素，所述第四像素区的像素低于所述第一像素区的像素，且所述第二逻辑电路还对所述第三像素区的像素和所述第四像素区的像素进行逻辑控制。可选的，所述第一晶圆包括：第一衬底，所述第一衬底具有相对的第一面和第二面；位于所述第一衬底第二面上的第一器件层；所述第二晶圆包括：位于所述第一器件层上的第二器件层，以及位于所述第二器件层上的第二衬底。可选的，所述第一像素区的第一衬底内具有若干第一光电二极管区；所述第二像素区的第一衬底内具有若干第二光电二极管区。可选的，所述第一器件层包括：位于所述第一像素区内的第三逻辑电路，所述第三逻辑电路与所述第一逻辑电路电连接。可选的，所述第一器件层还包括：位于所述第二像素区内的第四逻辑电路，所述第四逻辑电路与所述第二逻辑电路电连接。可选的，所述第三逻辑电路包括：第三行选择器件或第三列选择器件中的一种或全部、第三源极跟随器件、第三复位器件以及第三逻辑电互连结构。可选的，所述第四逻辑电路包括：第四行选择器件或第四列选择器件中的一种或全部、第四源极跟随器件、第四复位器件以及第四逻辑电互连结构。可选的，所述第一器件层还包括：位于所述第一像素区和所述第二像素区的第一衬底第二面上的传输栅极结构；包围所述第二逻辑电路、所述第三逻辑电路、所述第四逻辑电路与所述传输栅极结构的第一介质层。可选的，所述第二衬底具有相对的第三面和第四面，所述第三面面向所述第一晶圆，且所述第一区在所述第三面上具有第一投影图像；所述第二晶圆包括第三区，所述第三区与所述第一投影图像至少部分重合。可选的，所述第二器件层位于所述第三区内，所述第一逻辑电路位于所述第二器件层内。可选的，所述第一逻辑电路包括：第一逻辑器件和第一逻辑电互连结构；所述第二器件层还包括：包围所述第一逻辑器件和所述第一逻辑电互连结构的第二介质层。可选的，还包括：贯穿所述第二衬底的导电插塞，所述导电插塞与所述第一逻辑电互连结构电连接。可选的，所述第二晶圆还包括第四区和位于所述第四区内第三面上的键合层，所述键合层与所述第二器件层齐平。可选的，所述键合层的材料包括二氧化硅。可选的，所述第一晶圆包括第二逻辑区，所述第二逻辑区位于所述第二区内。可选的，所述第二逻辑区还位于所述第一区内。可选的，所述第二逻辑电路位于所述第二逻辑区的所述第一器件层内。可选的，所述第二逻辑电路包括：第二逻辑器件和第二逻辑电互连结构。相应的，本专利技术实施例还提供一种形成上述任一种半导体结构的形成方法。与现有技术相比，本专利技术实施例的技术方案具有以下有益效果：由于所述第一晶圆包括第一区，且所述第一区包括2个像素区，因此后续以所述半导体结构形成图像传感器芯片时，能够使所述图像传感器芯片包括2个像素区，即能够使具有所述图像传感器芯片的图像传感器包括2个摄像模块，进而当所述2个摄像模块配合使用时，能够使所述图像传感器具有更高的像素、更多的成像效果；由于能将2个像素区集成于一个图像传感器芯片中，因此后续形成所述图像传感器时能无需独立的封装，进而能够降低所述图像传感器的元件成本，并且减小所述图像传感器的体积；同时，由于能将2个像素区集成于一个图像传感器芯片中，因此后续形成所述图像传感器时也能无需校准偏移度和光轴倾斜度，进而能够减少制造所述图像传感器的工时；不仅如此，由于第二晶圆与所述第一晶圆键合，而对所述第一像素区的像素进行逻辑控制的所述第一逻辑器件是所述第二晶圆的一部分，因此减少了所述图像传感器的面积，提高了所述图像传感器的集成度。进一步，由于所述第一晶圆的第二区还包括所述第三像素区和所述第四像素区，因此，后续以所述半导体结构形成图像传感器芯片时，能够使所述图像传感器芯片包括4个像素区，即能够使具有所述图像传感器芯片的图像传感器包括4个摄像模块，进而当所述4个摄像模块配合使用时，能够使所述图像传感器具有更高的像素、更多的成像效果；同时，由于所述第二逻辑电路不仅对所述第二像素区的像素进行逻辑控制，还同时对所述第三像素区的像素和所述第四像素区的像素进行逻辑控制，即所述第二像素区的像素、所述第三像素区的像素和所述第四像素区的像素被同一逻辑电路进行逻辑控制，因此能够减少信息传递和转换的时间，提高了所述图像传感器的运算速度。附图说明图1是一种四摄像头的图像传感器的结构示意图；图2至图4是本专利技术实施例的半导体结构的结构示意图；图5是本专利技术另一实施例的半导体结构的结构示意图；图6至图9是本专利技术实施例的半导体结构的形成过程的剖面结构示意图。具体实施方式如
技术介绍
所述，需要提高目前图像传感器的集成度。图1是一种四摄像头的图像传感器的结构示意图，包括：第一图像传感器110、第二图像传感器120、第三图像传感器130、第四图像传感器140。所述第一图像传感器110具有包括第一像素区111、围绕所述第一像素区111的第一逻辑区112的第一芯片以及配合所述第一芯片使用的第一芯片模组113；所述第二图像传感器120具有包括第二像素区121、位于所述第二像素区121背后的第二逻辑区(未图示)的第二芯片以及配合所述第二芯片使用的第二芯片模组122；所述第三图像传感器130具有包括第三像素区131、围绕所述第三像素区131的第三逻辑区132的第三芯片以及配合所述第三芯片使用的第三芯片模组133；所述第四图像传感器140具有包括第四像素区141、围绕所述第本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：/n第一晶圆，所述第一晶圆包括第一区和第二区，所述第一区包括第一像素区，所述第二区包括第二像素区，且所述第二像素区的像素低于所述第一像素区的像素；/n与所述第一晶圆键合的第二晶圆，所述第二晶圆内具有第一逻辑电路，所述第一逻辑电路对所述第一像素区的像素进行逻辑控制。/n

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：
第一晶圆，所述第一晶圆包括第一区和第二区，所述第一区包括第一像素区，所述第二区包括第二像素区，且所述第二像素区的像素低于所述第一像素区的像素；
与所述第一晶圆键合的第二晶圆，所述第二晶圆内具有第一逻辑电路，所述第一逻辑电路对所述第一像素区的像素进行逻辑控制。


2.根据权利要求1所述的半导体结构，其特征在于，所述第一晶圆内具有第二逻辑电路，所述第二逻辑电路对所述第二像素区的像素进行逻辑控制。


3.根据权利要求2所述的半导体结构，其特征在于，所述第二区还包括第三像素区和第四像素区，所述第三像素区的像素低于所述第一像素区的像素，所述第四像素区的像素低于所述第一像素区的像素，且所述第二逻辑电路还对所述第三像素区的像素和所述第四像素区的像素进行逻辑控制。


4.根据权利要求2所述的半导体结构，其特征在于，所述第一晶圆包括：第一衬底，所述第一衬底具有相对的第一面和第二面；位于所述第一衬底第二面上的第一器件层；所述第二晶圆包括：位于所述第一器件层上的第二器件层，以及位于所述第二器件层上的第二衬底。


5.根据权利要求4所述的半导体结构，其特征在于，所述第一像素区的第一衬底内具有若干第一光电二极管区；所述第二像素区的第一衬底内具有若干第二光电二极管区。


6.根据权利要求4所述的半导体结构，其特征在于，所述第一器件层包括：位于所述第一像素区内的第三逻辑电路，所述第三逻辑电路与所述第一逻辑电路电连接。


7.根据权利要求6所述的半导体结构，其特征在于，所述第一器件层还包括：位于所述第二像素区内的第四逻辑电路，所述第四逻辑电路与所述第二逻辑电路电连接。


8.根据权利要求6所述的半导体结构，其特征在于，所述第三逻辑电路包括：第三行选择器件或第三列选择器件中的一种或全部、第三源极跟随器件、第三复位器件以及第三逻辑电互连结构。


9.根据权利要求7所述的半导体结构，其特征在于，所述第四逻辑电路包括：第四行选择器件或第四列选择器件中的一种或全部、第四源极跟随器件、第四复位器件以及第四逻...

【专利技术属性】
技术研发人员：谢志峰，
申请(专利权)人：芯盟科技有限公司，
类型：发明
国别省市：浙江;33