半导体器件制造技术

本实用新型专利技术提供一种半导体器件。该半导体器件具备：第一介电质层，其沉积在半导体衬底上；第二介电质层，其沉积在所述第一介电质层上；接触孔，分别对所述第一介电质层和所述第二介电质层进行蚀刻而形成，具有高深宽比，且具有垂直轮廓或者正面轮廓；第一金属层，其沉积在所述接触孔中；阻挡层，其形成在沉积了所述第一金属层的所述接触孔的上方；以及第二金属层，其沉积在所述阻挡层上。

【技术实现步骤摘要】
半导体器件
本技术涉及半导体制造领域，尤其涉及一种具有高深宽比的接触孔的金属互连的半导体器件。
技术介绍
随着半导体制造技术的飞速发展，半导体产品的集成度越来越高，互连结构的制造面临的挑战越来越大。因为单位面积内的组件数量不断增加，原有的平面布线已经不能满足要求而只能采用多层布线技术，在各层布线之间大量利用接触孔等互连结构进行电连接，以进一步提高器件的集成密度，但多层布线结构中，接触孔的深宽比(AspectRatio)越来越大，用现有的物理溅射(PVD)方法或化学气相沉积(CVD)方法往这种高深宽比的接触孔内填充金属越来越难，而且用现有的方法填充的接触孔极容易出现较大接缝(Seam)，较大接缝可能会在后续进行的铜工艺中导致铜迁移(Migration)，进而导致存储器芯片的可靠性问题。因此，减小接缝的大小进而消除接缝在存储器工艺上是重要的项目。在高深宽比的接触孔中产生接缝的原因大致有两个，第一个是接触孔本身的弯曲(bowing)导致的接缝，第二个是在填充金属时顶部悬垂(TopOverhang)导致的接缝。当前，具有高深宽比的接触孔上的铜迁移是影响半导体器件可靠性的主要原因。为了解决这个问题，在进行金属沉积时进行沉积-蚀刻-沉积(DED，Dep-Etch-Dep)，或者在低温(LowTemperature)条件下进行沉积而减小接缝大小。但生产工艺复杂，生产设备利用率低，耗费大，所以本技术导入几种结构，即使在使用现有金属沉积方法的情况下，也能制造出可靠性高的互连结构。
技术实现思路
技术要解决的课题鉴于以上所述现有技术的缺点，本技术的目的在于提供一种能够改善因接缝(在高深宽比接触孔中用钨填充间隙时产生)而导致上层即铜布线的可靠性不良等问题的半导体器件。用于解决问题的方案为实现上述目的及其他相关目的，本技术提供一种半导体器件，其特征在于，具备：第一介电质层，其沉积在半导体衬底上；第二介电质层，其沉积在所述第一介电质层上；接触孔，分别对所述第一介电质层和所述第二介电质层进行蚀刻而形成，与所述衬底连接，具有高深宽比，且具有垂直轮廓或者正面轮廓；第一金属层，其沉积在所述接触孔中；阻挡层，其形成在沉积了所述第一金属层的所述接触孔的上方；以及第二金属层，其沉积在所述阻挡层上。优选地，在所述半导体器件中，还具备：第三介电质层，其沉积在所述第二介电质层上，所述第三介电质层具有对该第三介电质层进行蚀刻而形成的凹槽，所述凹槽的底部与所述接触孔连通，所述阻挡层沉积在所述凹槽上。优选地，在所述半导体器件中，所述第一介电质层在高压、低射频功率且中等氧气流量的条件下沉积在所述半导体衬底上，所述第二介电质层在低压、高射频功率且低氧气流量的条件下沉积在所述第一介电质层上。优选地，在所述半导体器件中，所述第一介电质层和所述第二介电质层具有不同的湿蚀刻速率比。优选地，在所述半导体器件中，所述第一介电质层的湿蚀刻速率比为2.8以上；所述第二介电质层的湿蚀刻速率比为2.6以下。优选地，在所述半导体器件中，形成所述第一金属层的金属为钨，形成所述阻挡层的金属为钽，形成所述第二金属层的金属为铜。优选地，在所述半导体器件中，所述阻挡层在交流偏置功率低的条件下形成，且厚度为200A。优选地，在所述半导体器件中，所述接触孔的深宽比大于10。优选地，在所述半导体器件中，所述第二介电质层在对沉积在半导体衬底上的第一介电质层进行化学机械研磨后沉积。技术效果如上所述，在本技术的半导体器件中，通过第一介电质层与第二介电质层具有不同的湿蚀刻速率比，对第一介电质层和第二介电质层进行蚀刻而形成具有垂直轮廓或者正面轮廓的接触孔，从而能够减小接缝的大小以及改变接缝的位置，进而能够防止铜迁移。并且，在本技术的半导体器件中，在比以往的交流偏置功率低的条件下，形成厚度更厚的阻挡层，通过增加铜阻挡金属层的厚度，能够进一步防止铜迁移。附图说明图1是表示现有技术中由接缝引起铜迁移的示意图。图2是表示本实施例的半导体器件的截面结构示意图。图3是表示本实施例的半导体器件的截面结构示意图。图4是表示本实施例的半导体器件的截面结构示意图。图5是表示本实施例的半导体器件的截面结构示意图。图6是表示本实施例的半导体器件的截面结构示意图。其中，附图标记说明如下：11介电质层21第一介电质层22第二介电质层13、23接缝14、24钨沉积层15、25钽阻挡层16、26铜沉积层17铜空隙18铜迁移部分H1、H2钽阻挡层厚度具体实施方式以下参照附图对本说明书所揭示的实施例进行详细的说明，在此，与附图标记无关的对相同或类似的结构要素赋予相同的参照标记，并将省去对其重复的说明。在以下说明中使用的针对结构要素的接尾词“部件”及“部”仅是考虑到便于说明书的撰写而被赋予或混用，其自身并不带有相互划分的含义或作用。并且，在对本技术揭示的实施例进行说明的过程中，如果判断为对于相关的公知技术的具体说明会导致混淆本说明书所揭示的实施例的技术思想，则将省去对其详细的说明。并且，所附的附图仅是为了容易理解本说明书所揭示的实施例，不应由所附的附图来限定本技术所揭示的技术思想，而是应当涵盖了本技术的思想及技术范围中所包括的所有变更、均等物乃至替代物。第一、第二等包含序数的术语可以用于说明多种结构要素，但是所述结构要素并不由所述术语所限定。所述术语仅是用于将一个结构要素与其它结构要素划分的目的来使用。如果提及到某个结构要素“连接”或“接触”于另一结构要素，其可以能是直接连接于或接触于另一结构要素，但也可以被理解为是他们中间存在有其它结构要素。反之，如果提及到某个结构要素“直接连接”或“直接接触”于另一结构要素，则应当被理解为是他们之间不存在有其它结构要素。除非在上下文明确表示有另行的含义，单数的表达方式应包括复数的表达方式。在本申请中，“包括”或“具有”等术语仅是为了指定说明书上记载的特征、数字、步骤、动作、结构要素、部件或其组合的存在，而并不意在排除一个或其以上的其它特征或数字、步骤、动作、结构要素、部件或其组合的存在或添加的可能性。首先，参照图1说明现有技术中存在的问题。图1是表示现有技术中由接缝引起铜迁移的示意图。如图1所示，在现有技术中，在半导体衬底上一次沉积介电质层11，再对所述介电质层11进行一次蚀刻，从而形成具有高深宽比的接触孔。在所述接触孔中形成钨沉积层14，在形成了所述钨沉积层14的所述接触孔的上方形成钽阻挡层15，在所述钽阻挡层15上形成铜沉积层16。并且，在上述处理中，在高压、低射频功率条件且高氧气流量的条件下，沉积所述介电质层11。并且，在通过对所述介电质层11进行一次蚀刻而形成的接触孔中，其孔径随着离所述介电质层11的底面越远则越小，呈梯形状。并且，在所述接触孔中形成钨沉积层14时，一般通过氢气还原出六氟化钨中的钨以形成钨沉积层14。氢气还原六氟化钨的过程是比较剧烈的，尤其在接触孔的深宽比高，且在介电质层11中形成的接触孔的孔径，随着离介电质层11的底面越远则越小的情况下，在接触孔的上方的氢气和六氟化钨快速反应形成的钨膜越容易将所述接触孔的口封住使得气体分子无法再进入所述接触孔内而导致最终填充的接触孔中形成越大的接缝13，并且该接缝13的位置比较靠上。并且本文档来自技高网...

【技术保护点】
1.一种半导体器件，其特征在于，具备：第一介电质层，其沉积在半导体衬底上；第二介电质层，其沉积在所述第一介电质层上；接触孔，分别对所述第一介电质层和所述第二介电质层进行蚀刻而形成，与所述衬底连接，具有高深宽比，且具有垂直轮廓或者正面轮廓；第一金属层，其沉积在所述接触孔中；阻挡层，其形成在沉积了所述第一金属层的所述接触孔的上方；以及第二金属层，其沉积在所述阻挡层上。

【技术特征摘要】
1.一种半导体器件，其特征在于，具备：第一介电质层，其沉积在半导体衬底上；第二介电质层，其沉积在所述第一介电质层上；接触孔，分别对所述第一介电质层和所述第二介电质层进行蚀刻而形成，与所述衬底连接，具有高深宽比，且具有垂直轮廓或者正面轮廓；第一金属层，其沉积在所述接触孔中；阻挡层，其形成在沉积了所述第一金属层的所述接触孔的上方；以及第二金属层，其沉积在所述阻挡层上。2.根据权利要求1所述的半导体器件，其特征在于，还具备：第三介电质层，其沉积在所述第二介电质层上，所述第三介电质层具有对该所述第三介电质层进行蚀刻而形成的凹槽，所述凹槽的底部与所述接触孔连通，所述阻挡层沉积在所述凹槽内槽壁。3.根据权利要求2所述的半导体器件，其特征在于，所述第一介电质层在高压、低射频功率且中等氧气流量的条件下沉积在所述半导体衬底上，所述第二介电质层在低压、高射频功率且低氧气流量的条件下沉积在所...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34