用于包括QLC单元的存储器装置的编码方法和系统制造方法及图纸

本发明专利技术提供了一种用于包括四层单元(QLC)存储器单元的存储器装置的编码方法和系统。存储器系统的控制器包括受约束编码装置，该受约束编码装置包括第一编码器和第二编码器。第一编码器基于受约束代码对两个数据位进行联合编码，该两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面。第二编码器基于错误校正码对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压(PV)电平的标记，该剩余数据位对应于多个逻辑页面之中的两个未选择逻辑页面。

Coding methods and systems for memory devices including QLC units

【技术实现步骤摘要】
用于包括QLC单元的存储器装置的编码方法和系统相关申请的交叉引用本申请要求于2018年3月16日提交的申请号为62/643,975的美国临时申请的优先权，该申请的全部内容通过引用并入本文。
本公开的实施例涉及一种用于存储器装置的编码方案。
技术介绍
计算机环境范例已经变为可随时随地使用的普适计算系统。因此，诸如移动电话、数码相机和笔记本计算机的便携式电子装置的使用已经快速增长。这些便携式电子装置通常使用具有存储器装置的存储器系统，即数据存储装置。数据存储装置用作便携式电子装置的主存储器装置或辅助存储器装置。因其不具有移动部件，所以使用存储器装置的存储器系统提供优良的稳定性、耐用性、高信息访问速度以及低功耗。具有这种优点的存储器系统的示例包括通用串行总线(USB)存储器装置、具有各种接口的存储卡以及固态驱动器(SSD)。存储器系统使用用于存储器单元的各种编码方案。
技术实现思路
本专利技术的方面包括用于包括四层单元(QLC)存储器单元的存储器装置的编码方法和系统。在一个方面，存储器系统包括：存储器装置，其包括四层单元(QLC)；以及控制器，其包括受约束编码装置。受约束编码装置包括第一编码器和第二编码器。第一编码器基于受约束代码对两个数据位进行联合编码，该两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面。第二编码器基于错误校正码对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压(PV)电平的标记，该剩余数据位对应于多个逻辑页面之中的两个未选择逻辑页面。在另一方面，存储器系统包括：存储器装置，其包括四层单元(QLC)；以及控制器，其包括受约束编码装置。受约束编码装置包括第一编码器和第二编码器。第一编码器基于受约束代码对第一和第三数据进行联合编码，该第一和第三数据对应于多个逻辑页面之中的第一和第三逻辑页面。第二编码器基于错误校正码对第二数据和第四数据以及经编码的第一和第三数据进行独立编码以生成对应于多个编程电压(PV)电平的标记，第二和第四数据对应于多个逻辑页面之中的第二和第四逻辑页面。在又一方面，一种用于操作存储器系统的方法，该存储器系统包括存储器装置，该存储器装置包括四层单元(QLC)，该方法包括：基于受约束代码，对两个数据位进行联合编码，该两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面；并且基于错误校正码，对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压(PV)电平的标记，该剩余数据位对应于多个逻辑页面之中的两个未选择逻辑页面。从以下描述中，本专利技术的另外方面将变得显而易见。附图说明图1是示出根据本专利技术的实施例的存储器系统的框图。图2是示出根据本专利技术的实施例的存储器系统的框图。图3是示出根据本专利技术的实施例的存储器系统的存储器装置的存储块的电路图。图4是示出存储器装置的单元的状态的示图。图5是示出存储器装置的单元的示图。图6是用于描述存储器装置中的单元间干扰(inter-cellinterference)的示图。图7是示出用于四层单元(QLC)的编程电压(PV)电平和逻辑页面之间的映射的格雷码的示例的示图。图8是示出图7的格雷码中的弱编程电压(PV)电平的示图。图9是示出使用图7的格雷码的存储器装置中的单元间干扰的示图。图10是示出根据本专利技术的实施例的存储器系统的示图。图11是示出根据本专利技术的实施例的编码装置的示图。图12是示出根据本专利技术的实施例的编码装置的操作方法的流程图。图13是示出根据本专利技术的实施例的编码装置的操作的示图。图14A和图14B是示出根据本专利技术的另一实施例的编码装置的操作的示图。图15A和图15B是示出由根据本专利技术的另一实施例的编码装置处理的位序列的状态图。图16是示出根据本专利技术的又一实施例的编码装置的操作的示图。图17A至图17I是示出由根据本专利技术的又一实施例的编码装置处理的位序列的状态图。具体实施方式以下参照附图更详细地描述各个实施例。然而，本专利技术可以不同形式实现，因此不应被解释为限于本文阐述的实施例。相反地，提供这些实施例以使本公开彻底且完整，并且将本专利技术的范围充分地传达给本领域技术人员。此外，本文中对“实施例”、“另一实施例”等的参考不一定仅针对一个实施例，并且对任何这种短语的不同参考不一定针对相同的实施例。贯穿本公开，在本专利技术的附图和实施例中，相同的附图标记表示相同的部件。本专利技术可以多种方式实施，包括作为进程；设备；系统；体现在计算机可读存储介质上的计算机程序产品；和/或处理器，诸如适于运行存储在联接到处理器的存储器上的指令和/或由联接到处理器的存储器提供的指令的处理器。在本说明书中，这些实施或本专利技术可能采取的任何其它形式可被称为技术。通常，所公开进程的步骤的顺序可在本专利技术的范围内改变。除非另有说明，否则被描述为适于执行任务的诸如处理器或者存储器的部件可被实施为被临时配置成在给定时间执行任务的通用部件或被制造为执行任务的特定部件。如本文所使用的，术语“处理器”等指适于处理诸如计算机程序指令的数据的一个或多个装置、电路和/或处理内核。下面提供了对本专利技术的实施例的详细描述以及示出本专利技术的方面的附图。结合这些实施例描述本专利技术，但是本专利技术不限于任何实施例。本专利技术的范围仅由权利要求限定。本专利技术涵盖在权利要求范围内的许多替换方案、修改方案和等同方案。为了提供对本专利技术的全面理解，在下面的描述中阐述了许多具体细节。为了示例的目的提供这些细节；可在没有一些或所有这些具体细节的情况下，根据权利要求实施本专利技术。为了清楚起见，没有详细描述与本专利技术相关的
中公知的技术材料，以免不必要地模糊本专利技术。图1是示出根据本专利技术的实施例的存储器系统10的框图。参照图1，存储器系统10可包括存储器控制器100和半导体存储器装置200，该半导体存储器装置200可代表多于一个的这种装置。半导体存储器装置200可以是闪速存储器装置，特别是NAND型的闪速存储器装置。存储器控制器100可控制半导体存储器装置200的全部操作。半导体存储器装置200可在存储器控制器100的控制下执行一个或多个擦除操作、编程操作和读取操作。半导体存储器装置200可通过输入/输出(I/O)线接收命令CMD、地址ADDR和数据DATA。半导体存储器装置200可通过电源线接收电力PWR，并且通过控制线接收控制信号CTRL。控制信号CTRL可包括命令锁存使能(CLE)信号、地址锁存使能(ALE)信号、芯片使能(CE)信号、写入使能(WE)信号、读取使能(RE)信号等。存储器控制器100和半导体存储器装置200可被集成在诸如固态驱动器(SSD)的单个半导体装置中。SSD可包括用于在其中存储数据的存储装置。当半导体存储器系统10被用在SSD中时，联接到存储器系统10的主机(未示出)的操作速度可显著提高。存储器控制器100和半导体存储器装置200可被集成在诸如存储卡的单个半导体装置中。例如，存储器控制器100和半导体存储器装置200可进行如此集成以形成：个人计算机存储卡国际协会(PCMCIA)的PC卡、紧凑型闪存(CF)卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC)、缩小尺寸的多媒体卡(RS-MMC)、微尺寸版本的MMC(微型MMC)、安全数字(SD)卡、迷你安全数字(迷你SD)卡、微型安全数字(微型SD)卡、本文档来自技高网...

【技术保护点】
1.一种存储器系统，包括：存储器装置，包括四层单元，即QLC；以及控制器，包括受约束编码装置，其中所述受约束编码装置包括：第一编码器，基于受约束代码对两个数据位进行联合编码，所述两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面；以及第二编码器，基于错误校正码对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压电平，PV电平的标记，所述剩余数据位对应于所述多个逻辑页面之中的两个未选择的逻辑页面。

【技术特征摘要】
2018.03.16 US 62/643,9751.一种存储器系统，包括：存储器装置，包括四层单元，即QLC；以及控制器，包括受约束编码装置，其中所述受约束编码装置包括：第一编码器，基于受约束代码对两个数据位进行联合编码，所述两个数据位对应于从多个逻辑页面之中选择的两个逻辑页面；以及第二编码器，基于错误校正码对经编码数据位和剩余数据位进行独立编码以生成对应于多个编程电压电平，PV电平的标记，所述剩余数据位对应于所述多个逻辑页面之中的两个未选择的逻辑页面。2.根据权利要求1所述的存储器系统，其中基于所述PV电平与数据位之间的映射关系以及所述标记之中的某些易干扰序列来选择所述两个逻辑页面。3.根据权利要求2所述的存储器系统，其中所述两个逻辑页面包括所述多个逻辑页面之中的第一逻辑页面和第三逻辑页面，并且所述未选择逻辑页面包括所述多个逻辑页面之中的第二逻辑页面和第四逻辑页面。4.根据权利要求3所述的存储器系统，其中所述第一逻辑页面包括最高有效位页面，即MSB页面，所述第二逻辑页面包括最高中央有效位页面，即MCSB页面，所述第三逻辑页面包括最低中央有效位页面，即LCSB页面，并且所述第四逻辑页面包括最低有效位页面，即LSB页面。5.根据权利要求4所述的存储器系统，其中所述受约束代码包括使得具有所述易干扰序列的位被避开的代码，所述位对应于所述MSB页面和所述LCSB页面。6.根据权利要求5所述的存储器系统，其中对应于所述MSB页面的位序列包括值“111”。7.根据权利要求6所述的存储器系统，其中对应于所述LCSB页面的位序列包括值“010”。8.一种存储器系统，包括：存储器装置，包括四层单元，即QLC；以及控制器，包括受约束编码装置，其中所述受约束编码装置包括：第一编码器，基于受约束代码对第一数据和第三数据进行联合编码，所述第一数据和第三数据对应于多个逻辑页面之中的第一逻辑页面和第三逻辑页面；以及第二编码器，基于错误校正码对第二数据和第四数据以及经编码第一数据和第三数据进行独立编码以生成对应于多个编程电压电平，即PV电平的标记，所述第二数据和第四数据对应于所述多个逻辑页面之中的第二逻辑页面和第四逻辑页面。9.根据权利要求8所述的存储器系统，其中所...

【专利技术属性】
技术研发人员：哈曼·巴蒂亚，内维·库马尔，张帆，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国,KR