具有栓塞的半导体器件制造技术

本发明专利技术涉及一种具有栓塞的半导体器件，包括半导体衬底，在衬底表面形成介质层，介质层具有连通至衬底表面的孔洞以及第一平坦面，孔洞的开口暴露于第一平坦面；导电栓塞填充在孔洞中，导电栓塞为由第一导电层构成的均质实心体，导电栓塞具有第二平坦面，第二平坦面无凹陷且填满孔洞的开口，第二平坦面与第一平坦面在同一平面；阻挡层设置在孔洞表面与导电栓塞之间；第二导电层设置于衬底在孔洞底部的表面与孔洞底部的阻挡层之间；阻挡层具有环缘，显露于孔洞的开口中且在第一平坦面与第二平坦面之间，第二平坦面经由环缘与第一平坦面形成在一连续表面中。本发明专利技术半导体器件的导电栓塞具有无空隙、电阻低、可靠性高等优点。

Semiconductor Devices with Embolism

【技术实现步骤摘要】
具有栓塞的半导体器件本申请是申请号201710640184.1，申请日2017年7月31日，专利技术名称“一种栓塞形成方法及具有该栓塞的半导体器件”的专利申请的分案申请。
本专利技术涉及半导体
，特别涉及一种具有栓塞的半导体器件。
技术介绍
目前，在半导体存储器组件中，通常采用在两个金属层之间形成栓塞结构的方式实现两金属层之间的电连接。由于金属钨具有良好的阶梯覆盖和缝隙填充性能，因此常采用化学气相沉积钨的方式形成栓塞。栓塞的形成质量对器件的性能影响很大，如果栓塞形成质量较差，会使得互连电阻增大，影响器件的性能。然而，随着工艺节点的不断缩小，用于形成栓塞的孔洞开口的深宽比也相应提高，因此容易导致通过化学气相沉积的钨难以均匀进入到孔洞底部，容易在孔洞开口的侧壁表面形成堆积，导致沉积到孔洞中的钨在未完全填充满孔洞时就在开口处过早闭合，进而使形成的栓塞内部形成空隙，从而导致所形成的栓塞性能不良。进一步的，在后续通过化学机械研磨或者刻蚀工艺去除多余的钨金属时，会使得栓塞中的空洞或缝隙暴露在外，导致形成的栓塞中出现空隙缺陷，影响器件后续连接的可靠性。在现有技术中，常采用在化学气相沉积过程中降低温度、调节压力以及气流等参数来减少空洞或缝隙的产生，但是在这样的环境下沉积生成的钨栓塞电阻过高，不利于金属层之间的导通。在
技术介绍
中公开的上述信息仅用于加强对本专利技术的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
技术实现思路
有鉴于此，本申请实施例希望提供一种具有栓塞的半导体器件，以至少解决现有技术中存在的问题。本申请实施例的技术方案是这样实现的，根据本申请的一个实施例，提供一种具有栓塞的半导体器件，包括：衬底；介质层，形成于所述衬底的表面，所述介质层具有连通至所述衬底表面的孔洞以及第一平坦面，所述孔洞的开口暴露于所述第一平坦面；导电栓塞，填充在所述孔洞中，所述导电栓塞为由第一导电层构成的均质实心体，所述导电栓塞具有第二平坦面，所述第二平坦面无凹陷且填满所述孔洞的所述开口，所述第二平坦面与所述第一平坦面在同一平面；阻挡层，设置在所述孔洞表面与所述导电栓塞之间，所述阻挡层用于阻挡所述第一导电层的材料向所述衬底和所述介质层扩散；以及第二导电层，设置于所述衬底在所述孔洞底部的表面与在所述孔洞底部的所述阻挡层之间；其中，所述阻挡层具有环缘，显露于所述孔洞的所述开口中且在所述第一平坦面与所述第二平坦面之间，所述第二平坦面经由所述环缘与所述第一平坦面形成在一连续表面中。在一些实施例中，所述介质层通过化学气相沉积工艺或物理气相沉积工艺形成在所述衬底表面。在一些实施例中，所述孔洞通过各向异性的干法刻蚀工艺形成在所述介质层中。在一些实施例中，所述第一导电层的材料包含钨、铜、铝和多晶硅中的一种或多种组合。在一些实施例中，所述阻挡层通过化学气相沉积工艺，物理气相沉积工艺或原子层沉积工艺形成在所述孔洞表面。在一些实施例中，所述阻挡层的材料包含氮化钨,钛和氮化钛中的一种或多种组合。在一些实施例中，所述第二导电层的材料包含硅化钛、硅化锆、硅化钽、硅化钴和硅化镍中的一种或多种组合。在一些实施例中，所述介质层的材料包含氧化硅、氮化硅和氮氧化硅中的一种或多种组合。本专利技术由于采用以上技术方案，其具有以下优点：1、本专利技术由于改变了孔洞开口端处的口径尺寸和形状，减小了孔洞的深宽比，因此使得后续沉积的第一导电层的材料易于进入到孔洞内部，使形成的导电栓塞内部均匀致密，而且由于开口端面处平行于衬底表面方向的尺寸扩大，使得第一导电层的材料在靠近开口端的侧壁表面不易发生堆积，开口端也不会过早的发生闭合问题，从而能够抑制所形成的第一导电层内产生较大的空隙，使得所形成的第一导电层致密均匀、电性能稳定。2、由于孔洞的开口端被扩大，因此在开口端形成堆积现象的时间延长，填充到孔洞中的第一导电层的材料更多，进而使得堆积在开口端的第一导电层的材料在发生闭合时的位置上移，即空隙形成的位置上移到开口端上端，部分超出介质层表面，因此在后续的化学机械研磨过程中能够去除更少的介质层和第一导电层从而形成表面平齐的导电栓塞，节省成本且提高了生产效率。3、由于本专利技术的导电栓塞中不含有空隙，因此能够保持第一导电层的低电阻，降低接触电阻并增加读/写速度，同时降低化学气相沉积的温度、压力和流量。4、本专利技术方法形成的导电栓塞具有无空隙、电阻低、可靠性高等优点。上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本专利技术进一步的方面、实施方式和特征将会是容易明白的。附图说明在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本专利技术公开的一些实施方式，而不应将其视为是对本专利技术范围的限制。图1为本专利技术的栓塞形成方法的流程图；图2为本专利技术的在衬底上形成介质层的结构示意图；图3为本专利技术的孔洞开口端的倒角的结构示意图；图4为本专利技术的第一导电层沉积的结构示意图；图5为本专利技术的导电栓塞的结构示意图；图6为本专利技术的第二导电层的沉积过程示意图；图7为本专利技术的第二导电层沉积的结构示意图；图8为本专利技术的阻挡层沉积的结构示意图；图9为本专利技术的半导体器件的结构示意图。附图标记：1-衬底；2-介质层；21-保留层部；22-牺牲层部；23-第一平坦面；3-孔洞；31-开口端；4-第一导电层；41-栓塞部；42-空隙；43-空隙的下端部；44-空隙的上端部；5-导电栓塞；51-第二平坦面；6-阻挡层；7-第二导电层。具体实施方式在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本专利技术的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。在本专利技术的描述中，需要理解的是，术语"中心"、"纵向"、"横向"、"长度"、"宽度"、"厚度"、"上"、"下"、"前"、"后"、"左"、"右"、"坚直"、"水平"、"顶"、"底"、"内"、"外"、"顺时针"、"逆时针"等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本专利技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本专利技术的限制。此外，术语"第一"、"第二"仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有"第一"、"第二"的特征可以明示或者隐含地包括一个或者更多个所述特征。在本专利技术的描述中，"多个"的含义是两个或两个以上，除非另有明确具体的限定。在本专利技术的描述中，需要说明的是，除非另有明确的规定和限定，术语"安装"、"相连"、"连接"应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接:可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本专利技术中的具体含义。在本专利技术中，除非另有明确的规定和限定，第一特征在第二特征之"上"或之本文档来自技高网...

【技术保护点】
1.一种具有栓塞的半导体器件，其特征在于，包括：衬底；介质层，形成于所述衬底的表面，所述介质层具有连通至所述衬底表面的孔洞，所述介质层的下部形成保留层部，所述介质层的上部形成牺牲层部，所述孔洞的开口处形成扩孔斜面；第一导电层，形成于所述牺牲层部的表面，所述第一导电层具有填充在所述孔洞中的栓塞部，所述栓塞部具有空隙，所述空隙的下端部不超过牺牲层部的厚度界定范围，所述空隙的上端部不超过所述第一导电层的形成表面。

【技术特征摘要】
1.一种具有栓塞的半导体器件，其特征在于，包括：衬底；介质层，形成于所述衬底的表面，所述介质层具有连通至所述衬底表面的孔洞，所述介质层的下部形成保留层部，所述介质层的上部形成牺牲层部，所述孔洞的开口处形成扩孔斜面；第一导电层，形成于所述牺牲层部的表面，所述第一导电层具有填充在所述孔洞中的栓塞部，所述栓塞部具有空隙，所述空隙的下端部不超过牺牲层部的厚度界定范围，所述空隙的上端部不超过所述第一导电层的形成表面。2.如权利要求1所述的具有栓塞的半导体器件，其特征在于，所述介质层通过化学气相沉积工艺或物理气相沉积工艺形成在所述衬底表面。3.如权利要求1所述的具有栓塞的半导体器件，其特征在于，所述孔洞通过各向异性的干法刻蚀工艺形成在所述介质层中。4.如权利要求1所述的具有栓塞的半导体器件，其特征在于，所述第一导电层的材料选自于钨、铜、铝...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：安徽,34