一种高压静电放电钳位保护元件及集成电路芯片制造技术

本发明专利技术公开了一种高压静电放电钳位保护元件。该高压静电放电钳位保护元件包括多个低压NMOS晶体管和对应于每个低压NMOS晶体管的电流触发结构，每个低压NMOS晶体管分别与电流触发结构连接；高压静电放电钳位保护元件的输入端与静电放电信号连接，高压静电放电钳位保护元件的输出端接地。电流触发结构用于实现在静电放电信号到达高压静电放电钳位保护元件前开启该高压静电放电钳位保护元件。采用本发明专利技术的集成电路芯片不仅有效避免产生漏电现象和快反向现象，还提高了其抗静电放电的耐受力和可靠性。

A High Voltage Electrostatic Discharge Clamp Protection Component and Integrated Circuit Chip

【技术实现步骤摘要】
一种高压静电放电钳位保护元件及集成电路芯片
本专利技术涉及一种高压静电放电钳位保护元件，同时也涉及包括该高压静电放电钳位保护元件的集成电路芯片，属于集成电路

技术介绍
目前，越来越多的集成电路芯片采用互补金属氧化物半导体(CMOS)技术实现，以实现尽可能低的功率消耗。由于集成电路芯片上的晶体管在不同的电压域中操作，因而必须具有不同的掺杂浓度和不同的栅极厚度。因此，为了保证集成电路芯片不被电流峰值或电压峰值损坏，需要对集成电路芯片进行静电放电保护。目前，集成电路领域中一般采用静电放电钳位保护元件实现对集成电路芯片的静电放电保护。该静电放电钳位保护元件的典型结构为多个PMOS晶体管组成的PMOS晶体管堆栈结构，这种结构的缺陷在于容易产生漏电流。在设置有该静电放电钳位保护元件的集成电路芯片的工作电压下，若每个PMOS晶体管的漏极和N型阱之间的PN结所承受的电压高于该PN结的反向击穿电压时，PMOS晶体管会产生漏电流，不仅导致集成电路芯片工作时的功耗会更高，还有可能会损坏整个集成电路芯片。为了解决静电放电钳位保护元件容易产生漏电流的问题，现有技术中通常在原有的PMOS晶体管堆栈结构中额外连接一个或多个PMOS晶体管，使得新组成的PMOS晶体管堆栈结构中，每个PMOS晶体管漏极和N型阱之间的PN结所承受的电压低于该PN结的反向击穿电压。但是，这种设计会大大增加静电放电钳位保护元件的开启电压。由于静电电压需要大于静电放电钳位保护元件的开启电压，才能使得静电放电钳位保护元件被开启，从而实现对集成电路芯片的静电放电过程。因此，该静电放电钳位保护元件的抗静电放电能力比较低，实践中迫切需要提供一种具有高性能、高耐受力的高压静电放电钳位保护元件。
技术实现思路
本专利技术所要解决的首要技术问题在于提供一种高压静电放电钳位保护元件。本专利技术所要解决的另一技术问题在于提供一种包含该高压静电放电钳位保护元件的集成电路芯片。为了实现上述目的，本专利技术采用下述技术方案：根据本专利技术实施例的第一方面，提供一种高压静电放电钳位保护元件，包括多个低压NMOS晶体管和对应于每个所述低压NMOS晶体管的电流触发结构，每个所述低压NMOS晶体管分别与所述电流触发结构连接；所述高压静电放电钳位保护元件的输入端与静电放电信号连接，高压静电放电钳位保护元件的输出端接地；所述电流触发结构用于实现在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。可选地，每个所述低压NMOS晶体管由第四P+掺杂区、第二N+掺杂区、第三N+掺杂区及P型阱构成，所述第四P+掺杂区、所述第二N+掺杂区、所述第三N+掺杂区设置在P型阱上。可选地，所述第四P+掺杂区形成所述低压NMOS晶体管的衬底端，所述第二N+掺杂区形成所述低压NMOS晶体管的漏极端，所述第三N+掺杂区形成所述低压NMOS晶体管的源极端，所述第二N+掺杂区与所述第三N+掺杂区的上部设置有栅极端。可选地，每个所述低压NMOS晶体管的所述第四P+掺杂区分别与外部的所述静电放电信号检测电路连接；所述静电放电信号检测电路根据检测的静电放电信号生成触发电流，所述触发电流分别输入到对应的所述电流触发结构中，使得在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。可选地，由多个所述低压NMOS晶体管组成的堆栈结构中，前一个所述低压NMOS晶体管的所述第三N+掺杂区与下一个所述低压NMOS晶体管的所述第二N+掺杂区连接。可选地，所述电流触发结构包括由与所述电流触发结构相对应的所述低压NMOS晶体管的所述第二N+掺杂区、所述第三N+掺杂区及所述P型阱构成的NPN型晶体管和电阻，所述第二N+掺杂区形成所述NPN型晶体管的集电极，所述第三N+掺杂区形成所述NPN型晶体管的发射极，所述P型阱形成所述NPN型晶体管基极，所述NPN型晶体管基极与所述电阻的一端连接，所述电阻的另一端通过第五P+掺杂区与对应于该NPN型晶体管的所述低压NMOS晶体管的所述第三N+掺杂区连接。可选地，每个所述低压NMOS晶体管的所述第四P+掺杂区的前面分别设置第四N+掺杂区，且相邻两个所述低压NMOS晶体管之间，所述第四N+掺杂区位于与前一个所述低压NMOS晶体管对应的所述电流触发结构的所述电阻相连接的所述第五P+掺杂区的后面。可选地，每个所述第四N+掺杂区分别与第一个所述低压NMOS晶体管的所述第二N+掺杂区连接在一起后，形成所述高压静电放电钳位保护元件的输入端，而最后一个所述低压NMOS晶体管的所述第二N+掺杂区作为所述高压静电放电钳位保护元件的输出端。可选地，所述第五P+掺杂区设置在对应的所述P型阱上，每个所述第四N+掺杂区设置在对应的N型阱上，每个所述P型阱及所述N型阱设置在同一个隔离区上，所述隔离区设置在P型衬底上。根据本专利技术实施例的第二方面，提供一种集成电路芯片，其中包括有上述的高压静电放电钳位保护元件。本专利技术所提供的高压静电放电钳位保护元件采用由多个低压NMOS晶体管组成的堆栈结构和对应于每个低压NMOS晶体管的电流触发结构，并通过将触发电流输入到每个电流触发结构中，使得在静电放电信号到达本高压静电放电钳位保护元件前提前开启本高压静电放电钳位保护元件。采用本专利技术的集成电路芯片不仅有效避免产生漏电现象和快反向现象，还提高了其抗静电放电的耐受力和可靠性。附图说明图1为现有技术中，由3个PMOS晶体管组成的高压静电放电钳位保护元件的剖面示意图；图2为现有技术中，由3个PMOS晶体管组成的高压静电放电钳位保护元件的电路原理图；图3为现有技术中，由4个PMOS晶体管组成的高压静电放电钳位保护元件的剖面示意图；图4为现有技术中，由4个PMOS晶体管组成的高压静电放电钳位保护元件的电路原理图；图5为本专利技术所提供的高压静电放电钳位保护元件的剖面示意图；图6为本专利技术所提供的高压静电放电钳位保护元件的电路原理图。具体实施方式下面结合附图和具体实施例对本专利技术的
技术实现思路
做进一步的详细说明。现有的高压静电放电钳位保护元件为由多个PMOS晶体管组成的堆栈结构。下面以由3个PMOS晶体管组成的堆栈结构为例展开说明。如图1所示，每个PMOS晶体管由第一N+掺杂区2、第一P+掺杂区3、第二P+掺杂区4及N型阱5构成；其中，第一N+掺杂区2、第一P+掺杂区3、第二P+掺杂区4设置在N型阱5上，第一N+掺杂区2形成PMOS晶体管的衬底端，第一P+掺杂区3形成PMOS晶体管的源极端，第二P+掺杂区4形成PMOS晶体管的漏极端，在第一P+掺杂区3与第二P+掺杂区4的上部设置有栅极端6。在3个PMOS晶体管组成的堆栈结构中，第一个PMOS晶体管的源极端通过第一P+掺杂区3与电源VDD(电源正极，可以用于接收静电放电信号)连接，第一个PMOS晶体管的衬底端通过第一N+掺杂区2与电源VDD连接，第一个PMOS晶体管的栅极端也与电源VDD连接；第一个PMOS晶体管的漏极端通过第二P+掺杂区4分别与第二个PMOS晶体管的衬底端(第二个PMOS晶体管的第一N+掺杂区所形成的衬底端)、源极端(第二个PMOS晶体管的第一P+掺杂区所形成的源极端)及栅极端连接；第二个PMOS晶体管的漏极端通过第二P+掺杂区分别与第三个PMOS晶体管本文档来自技高网...

【技术保护点】
1.一种高压静电放电钳位保护元件，其特征在于包括多个低压NMOS晶体管和对应于每个所述低压NMOS晶体管的电流触发结构，每个所述低压NMOS晶体管分别与所述电流触发结构连接；所述高压静电放电钳位保护元件的输入端与静电放电信号连接，所述高压静电放电钳位保护元件的输出端接地；所述电流触发结构用于实现在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。

【技术特征摘要】
1.一种高压静电放电钳位保护元件，其特征在于包括多个低压NMOS晶体管和对应于每个所述低压NMOS晶体管的电流触发结构，每个所述低压NMOS晶体管分别与所述电流触发结构连接；所述高压静电放电钳位保护元件的输入端与静电放电信号连接，所述高压静电放电钳位保护元件的输出端接地；所述电流触发结构用于实现在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。2.如权利要求1所述的高压静电放电钳位保护元件，其特征在于：每个所述低压NMOS晶体管由第四P+掺杂区、第二N+掺杂区、第三N+掺杂区及P型阱构成，所述第四P+掺杂区、所述第二N+掺杂区、所述第三N+掺杂区设置在P型阱上。3.如权利要求2所述的高压静电放电钳位保护元件，其特征在于：所述第四P+掺杂区形成所述低压NMOS晶体管的衬底端，所述第二N+掺杂区形成所述低压NMOS晶体管的漏极端，所述第三N+掺杂区形成所述低压NMOS晶体管的源极端，所述第二N+掺杂区与所述第三N+掺杂区的上部设置有栅极端。4.如权利要求3所述的高压静电放电钳位保护元件，其特征在于：每个所述低压NMOS晶体管的所述第四P+掺杂区分别与外部的静电放电信号检测电路连接；所述静电放电信号检测电路根据检测的静电放电信号生成触发电流，所述触发电流分别输入到对应的所述电流触发结构中，使得在所述静电放电信号到达所述高压静电放电钳位保护元件前开启所述高压静电放电钳位保护元件。5.如权利要求2所述的高压静电放电钳位保护元件，其特征在于：由多个所述低压NMOS晶体管组成的堆栈结构中，前一个所述低压NMOS晶体管的所述第三N+掺杂区与下一个所述低压NMOS晶体管的所述...

【专利技术属性】
技术研发人员：谷欣明，陈捷，朱恺，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31