具有交叉耦合构造的集成电路制造技术

提供了一种集成电路。所述集成电路可包括第一有源区和第二有源区，第一有源区和第二有源区可彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型。第一栅极线可在与第一水平方向交叉的第二水平方向上延伸，并且可与第一有源区形成第一晶体管。第一晶体管可包括施加有第一输入信号的栅极。第一栅极线可包括在垂直方向上与第一有源区叠置的并且具有位于第一有源区与第二有源区之间的区域上的端部的第一部分栅极线。

Integrated Circuits with Cross-Coupling Constructions

【技术实现步骤摘要】
具有交叉耦合构造的集成电路本申请要求于2017年12月22日在韩国知识产权局提交的第10-2017-0178738号韩国专利申请的权益，所述韩国专利申请的公开内容通过引用全部包含于此。
本公开涉及集成电路，更具体地，涉及具有交叉耦合构造的集成电路，并且涉及包括具有交叉耦合构造的集成电路的半导体装置。
技术介绍
在用于处理数字信号的集成电路中，交叉耦合构造可包括在诸如多路复用器、触发器等的各种子电路中。交叉耦合构造可关于标准单元的性能和功耗起重要作用。由于半导体工艺已经小型化，不仅包括在集成电路中的晶体管已经在尺寸上减小，而且互连件也可具有减小的尺寸。因此，会在实现提供期望的特性的交叉耦合构造方面存在限制。
技术实现思路
本公开提供具有交叉耦合构造的集成电路，更具体地，本公开提供改善的交叉耦合构造、包括改善的交叉耦合构造的集成电路以及包括具有改善的交叉耦合构造的集成电路的半导体装置。根据本公开的一方面，提供一种集成电路。所述集成电路可包括：第一有源区和第二有源区，彼此平行地均沿第一水平方向在基底上延伸并且具有彼此不同的导电类型；第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，第一栅极线与第一有源区形成第一晶体管，第一晶体管具有施加有第一输入信号的栅极；第二栅极线，在第二水平方向上延伸并且与第二有源区形成第二晶体管，第二晶体管具有施加有第一输入信号的栅极；以及第三栅极线，在第二水平方向上从第一有源区连续地延伸至第二有源区，位于第一栅极线与第二栅极线之间，并且分别与第一有源区和第二有源区形成第三晶体管和第四晶体管，第三晶体管和第四晶体管中的每个具有施加有第二输入信号的栅极，其中，第一栅极线包括在垂直方向上与第一有源区叠置并且具有位于第一有源区与第二有源区之间的区域上的端部的第一部分栅极线。根据专利技术构思的另一方面，提供了一种集成电路，所述集成电路包括：第一有源区和第二有源区，彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型；第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，并且与第一有源区形成第一晶体管，第一晶体管具有施加有第一输入信号的栅极；第二栅极线，在第二水平方向上延伸并且与第二有源区形成第二晶体管，第二晶体管具有施加有第二输入信号的栅极；以及第三栅极线，在第一栅极线与第二栅极线之间沿第二水平方向延伸，并且包括第一部分栅极线和第二部分栅极线，其中，第一部分栅极线与第一有源区形成第三晶体管，第二部分栅极线与第二有源区形成第四晶体管，其中，第三晶体管具有施加有第二输入信号的栅极，第四晶体管具有施加有第一输入信号的栅极；第一源极/漏极接触件，在第二水平方向上延伸并且具有连接到第一晶体管和第三晶体管的漏区的底表面；以及第二源极/漏极接触件，在第二水平方向上延伸并且具有连接到第二晶体管和第四晶体管的漏区的底表面，其中，第一源极/漏极接触件和第二源极/漏极接触件在第一有源区与第二有源区之间的区域上彼此电连接。根据专利技术构思的另一方面，提供了一种集成电路，所述集成电路包括：第一有源区和第二有源区，彼此平行地沿第一水平方向在基底上延伸并且具有彼此不同的导电类型；第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，并且包括第一部分栅极线和第二部分栅极线，其中，第一部分栅极线与第一有源区形成第一晶体管，第二部分栅极线与第二有源区形成第二晶体管，其中，第一晶体管具有施加有第一输入信号的栅极，第二晶体管具有施加有第二输入信号的栅极；以及第二栅极线，在第二水平方向上延伸，并且包括第三部分栅极线和第四部分栅极线，其中，第三部分栅极线与第一有源区形成第三晶体管，第四部分栅极线与第二有源区形成第四晶体管，其中，第三晶体管具有施加有第二输入信号的栅极，第四晶体管具有施加有第一输入信号的栅极，其中，第一部分栅极线和第二部分栅极线在第二水平方向上彼此分隔开，第三部分栅极线和第四部分栅极线在第二水平方向上彼此分隔开。附图说明通过下面结合附图进行的详细描述，本公开的方面和在此公开的专利技术构思的示例实施例将被更清楚地理解，在附图中：图1A和图1B是示出包括交叉耦合构造的电路的示例的电路图；图2A和图2B分别是集成电路的布局的示意平面图和示意剖视图；图3A至图3E是示出跨接器的各种示例的剖视图；图4A至图4C是集成电路的布局的示意平面图；图5A和图5B是集成电路的布局的示意平面图；图6是集成电路的布局的示意平面图；图7是集成电路的布局的示意平面图；图8A至图8C是集成电路的布局的示意平面图；图9A和图9B是集成电路的布局的示意平面图；图10A和图10B是集成电路的布局的示意平面图；图11A至图11C是集成电路的布局的示意平面图；图12是制造包括被构造成限定交叉耦合构造的标准单元的集成电路的示例方法的流程图；图13是片上系统(SoC)的框图。具体实施方式图1A和图1B是示出根据专利技术构思的示例实施例的包括交叉耦合构造的电路的示例的电路图。具体地，图1A示出锁存器10，图1B将图1A的锁存器10的实施例示出为锁存器10'。参照图1A，锁存器10可包括第一三态缓冲器11、第二三态缓冲器12和反相器13。第一三态缓冲器11和第二三态缓冲器12可以是子电路，所述三态缓冲器中的每个被构造成根据输入并且基于控制信号来产生输出，并且所述三态缓冲器中的每个可被称为传输门。在图1A和图1B的示例中，第一三态缓冲器11和第二三态缓冲器12可通过使输入反相来产生输出。例如，第一三态缓冲器11可响应于具有低电平的电压的第一输入信号A和具有高电平的电压的第二输入信号B通过使锁存器输入信号IN反相来输出内部信号Y，而不管锁存器输入信号IN如何，第一三态缓冲器11响应于具有高电平的电压的第一输入信号A和具有低电平的电压的第二输入信号B，使被构造为输出内部信号Y的端子维持在高阻抗态。相似地，第二三态缓冲器12可响应于具有低电平的电压的第二输入信号B和具有高电平的电压的第一输入信号A通过使锁存器输出信号OUT反相来输出内部信号Y，而不管锁存器输出信号OUT如何，第二三态缓冲器12响应于具有高电平的电压的第二输入信号B和具有低电平的电压的第一输入信号A，使被构造为输出内部信号Y的端子处于高阻抗态。反相器13可通过使内部信号Y反相来输出锁存器输出信号OUT。在一些实施例中，第一输入信号A可以是时钟信号，第二输入信号B可以是反相时钟信号，至少两个锁存器可串联连接以形成触发器(例如，主从式触发器)。触发器是可被构造成处理数字信号的集成电路中的子电路。集成电路可包括与触发器对应的多个标准单元，标准单元的特性可影响集成电路的特性。参照图1B，图1A的锁存器10可实现为图1B的锁存器10'，其中，锁存器10'包括多个晶体管。例如，图1B的四个晶体管T11、T12、T13和T14可位于锁存器10'中，四个晶体管T11至T14串联连接在正电源电压VDD与负电源电压VSS之间。四个晶体管T11至T14可共同对应于图1A的第一三态缓冲器11。图1B的四个晶体管T21、T22、T23和T24也可存在于锁存器10'中，四个晶体管T21至T24可串联连接在正电源电压VDD与负电源电压VSS之间。四个晶体管T21至T24可共同对应于图1A的第二三态缓冲器12。图1B的两个晶体管T31本文档来自技高网...

【技术保护点】
1.一种集成电路，所述集成电路包括：第一有源区和第二有源区，均沿第一水平方向在基底上延伸，其中，第一有源区和第二有源区平行地延伸并且具有彼此不同的导电类型；第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，其中，第一栅极线与第一有源区形成第一晶体管，其中，第一晶体管包括被构造成接收第一输入信号的栅极；第二栅极线，在第二水平方向上延伸，其中，第二栅极线与第二有源区形成第二晶体管，其中，第二晶体管包括被构造成接收第一输入信号的栅极；以及第三栅极线，在第二水平方向上从第一有源区连续地延伸至第二有源区，位于第一栅极线与第二栅极线之间，并且分别与第一有源区和第二有源区形成第三晶体管和第四晶体管，其中，第三晶体管和第四晶体管中的每个包括被构造成接收第二输入信号的栅极，其中，第一栅极线包括在垂直于第一水平方向和第二水平方向的第三方向上与第一有源区叠置的第一部分栅极线，其中，第一部分栅极线包括位于第一有源区与第二有源区之间的区域上的端部。

【技术特征摘要】
2017.12.22 KR 10-2017-01787381.一种集成电路，所述集成电路包括：第一有源区和第二有源区，均沿第一水平方向在基底上延伸，其中，第一有源区和第二有源区平行地延伸并且具有彼此不同的导电类型；第一栅极线，在与第一水平方向交叉的第二水平方向上延伸，其中，第一栅极线与第一有源区形成第一晶体管，其中，第一晶体管包括被构造成接收第一输入信号的栅极；第二栅极线，在第二水平方向上延伸，其中，第二栅极线与第二有源区形成第二晶体管，其中，第二晶体管包括被构造成接收第一输入信号的栅极；以及第三栅极线，在第二水平方向上从第一有源区连续地延伸至第二有源区，位于第一栅极线与第二栅极线之间，并且分别与第一有源区和第二有源区形成第三晶体管和第四晶体管，其中，第三晶体管和第四晶体管中的每个包括被构造成接收第二输入信号的栅极，其中，第一栅极线包括在垂直于第一水平方向和第二水平方向的第三方向上与第一有源区叠置的第一部分栅极线，其中，第一部分栅极线包括位于第一有源区与第二有源区之间的区域上的端部。2.如权利要求1所述的集成电路，其中，第一栅极线还包括第一虚设栅极线，第一虚设栅极线包括在第三方向上与第二有源区叠置的至少一部分并且与第一部分栅极线分隔开，所述集成电路还包括：第一跨接器，使在第一虚设栅极线的两侧处布置在第二有源区上的源区和漏区电互连。3.如权利要求2所述的集成电路，其中，第一跨接器包括：源极/漏极接触件，具有分别连接到源区/漏区的底表面。4.如权利要求3所述的集成电路，其中，第一跨接器包括：上接触件，在第一水平方向上延伸并且具有连接到源极/漏极接触件的底表面。5.如权利要求4所述的集成电路，其中，上接触件具有在第三方向上与接触第一金属层的通路的底表面分隔开的顶表面。6.如权利要求3所述的集成电路，其中，第一跨接器还包括：栅极接触件，具有连接到第一虚设栅极线并且连接到源极/漏极接触件的底表面。7.如权利要求1所述的集成电路，其中，第二有源区的一部分免于在第三方向上与第一栅极线叠置。8.如权利要求7所述的集成电路，其中，免于与第一栅极线叠置的第二有源区在第三方向上被绝缘体叠置。9.如权利要求7所述的集成电路，所述集成电路还包括：第一跨接器，使位于第二有源区上的区域电互连。10.如权利要求1所述的集成电路，其中，第二栅极线包括在第三方向上与第二有源区叠置并且具有位于第一有源区与第二有源区之间的区域上的端部的第二部分栅极线。11.如权利要求10所述的集成电路，其中，第二栅极线还包括第二虚设栅极线，第二虚设栅极线包括在第三方向上与第一有源区叠置的至少一部分并且与第二部分栅极线分隔开，所述集成电路还包括：第二跨接器，使在第二虚设栅极线的两侧处布置在第一有源区上的源区和漏区电互连。12.如权利要求10所述的集成电路，其中，第二栅极线的区域从第二栅极线去除，所述区域包括在第三方向上与第一有源区叠置的区域。13.如权利要求12所述的集成电路，所述集成电路还包括：第二跨接器，使在第二栅极线的去除的区域的两侧处位于第一有源区上的区域电互连。14.如权利要求1所述的集成电路，其中，第二栅极线在第二水平方向上从第一有源区连续地延伸至第二有源区，所述集成电路还包括：第二跨接器，使在第二栅极线的两侧处布置在第一有源区上的源区和漏区电互连，其中，第二跨接器包括与第二栅极线分隔开并且在第一水平方向上延伸的金属图案。15.如权利要求1所述的集成电路，所述集成电路还包括：互连件，使第一晶体管和第二晶体管的栅极电连接，其中，互连件包括第一金属图案，第一金属图案包括分别在第一栅极线和第二栅极线上沿第二水平方向延伸的第一部分和第二部分以及连接到第一部分和第二部分的端部并且在第一水平方向上延伸的第三部分。16.如权利要求15所述的集成电路，所述集成电路还包括：第二金属图案，电连接到第三栅极线并且在第一金属图案的第一部分和第二部分之间沿第二水平方向延伸。17.如权利要求16所述的集成电路，其中，第二金属图案具有在第二水平方向上的长度，所述长度小于基于设计规则的长度。18.如权利要求1所述的集成电路，所述集成电路还包括：第...

【专利技术属性】
技术研发人员：都桢湖，李达熙，林辰永，宋泰中，郑钟勋，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：韩国,KR