半导体结构及用于制造半导体结构的方法技术

本揭露提供一种半导体结构及用于制造半导体结构的方法。所述方法包含：形成第N金属层；在所述第N金属层上方形成多个磁性隧道结MTJ，所述多个MTJ具有混合间距及混合大小的至少一者；在所述多个MTJ的各者上方形成向上凹入的顶部电极通路；及在所述多个MTJ上方形成第N+M金属层。

Semiconductor Structures and Methods for Manufacturing Semiconductor Structures

【技术实现步骤摘要】
半导体结构及用于制造半导体结构的方法
本揭露实施例涉及半导体结构及用于制造半导体结构的方法。
技术介绍
半导体是用于电子应用的集成电路中，包含无线电、电视机、移动电话及个人计算装置。一种类型的熟知半导体装置是半导体存储装置，诸如动态随机存取存储器(DRAM)或快闪存储器，这两者使用电荷来存储信息。半导体存储器装置的较近期发展涉及自旋电子器件，其组合半导体技术与磁性材料及装置。使用电子的自旋极化而非电子的电荷来指示“1”或“0”的状态。一个此类自旋电子装置是自旋扭矩转移(STT)磁性隧道结(MTJ)装置。MTJ装置包含自由层、隧道层及钉扎层。可通过施加电流通过隧道层而反转自由层的磁化方向，此引起自由层内的经注入极化电子对自由层的磁化施加所谓的自旋扭矩。钉扎层具有固定磁化方向。当电流在自自由层到钉扎层的方向上流动时，电子在相反方向上(即，自钉扎层到自由层)流动。电子在通过钉扎层之后经极化到钉扎层的相同磁化方向，流动通过隧道层且接着到自由层中并累积在自由层中。最终，自由层的磁化平行于钉扎层的磁化，且MTJ装置将处于低电阻状态。将由电流引起的电子注入称为主要注入。当施加自钉扎层流动到自由层的电流时，电子在自自由层到钉扎层的方向上流动。具有与钉扎层的磁化方向相同的极化的电子能够流动通过隧道层且到钉扎层中。相反地，具有与钉扎层的磁化不同的极化的电子将由钉扎层反射(阻挡)且将累积在自由层中。最终，自由层的磁化变得反平行于钉扎层的磁化，且MTJ装置将处于高电阻状态。将由电流引起的各自电子注入称为次要注入。
技术实现思路
本揭露的一实施例涉及一种半导体结构，其包括：存储器区，其包括：第N金属层；多个磁性隧道结(MTJ)，其在所述第N金属层上方，所述多个MTJ具有混合间距及混合大小的至少一者；顶部电极通路，其在所述多个MTJ的各者上方向上凹入；及第N+M金属层，其在所述多个MTJ上方，其中N是大于或等于1的整数，且M是大于或等于1的整数。本揭露的一实施例涉及一种用于制造半导体结构的方法，所述方法包括：形成第N金属层；在所述第N金属层上方形成多个磁性隧道结(MTJ)，所述多个MTJ具有混合间距及混合大小的至少一者；在所述多个MTJ的各者上方形成向上凹入的顶部电极通路；及在所述多个MTJ上方形成第N+M金属层，其中N是大于或等于1的整数，且M是大于或等于1的整数。本揭露的一实施例涉及一种用于制造半导体结构的方法，所述方法包括：在存储器区及外围区中形成第N金属层；在所述存储器区中的所述第N金属层上方形成多个磁性隧道结(MTJ)，所述多个MTJ具有混合间距及混合大小的至少一者；在所述存储器区中的所述多个MTJ的各者上方形成向上凹入的顶部电极通路；及在所述存储器区及所述外围区中形成第N+M金属层，其中N是大于或等于1的整数，且M是大于或等于1的整数。附图说明当结合附图阅读时从以下详细描述最佳理解本揭露的方面。应注意，根据业界中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种构件的尺寸。图1是具有混合大小MTJ阵列的半导体结构的剖面。图2是根据本揭露的一些实施例的半导体结构的剖面。图3是根据本揭露的一些实施例的展示平坦化蚀刻停止图案相对于底层MTJ的交错布置的半导体结构的俯视图。图4到图14是根据本揭露的一些实施例的在各个阶段制造的半导体结构的剖面。具体实施方式以下揭露内容提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。举例来说，在下列描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成直接接触的实施例，且还可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。此重复出于简化及清楚的目的，且本身不指示所论述的各项实施例及/或配置之间的关系。此外，为便于描述，可在本文中使用诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等等的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中绘示。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式经定向(旋转90度或按其它定向)且本文中使用的空间相对描述符同样可相应地解释。尽管阐述本揭露的广范围的数值范围及参数是近似值，但尽可能精确地报告在具体实例中阐述的数值。然而，任何数值固有地含有必然源自在各自测试量测中发现的标准偏差的某些误差。此外，如本文中使用，术语“约”通常意指在给定值或范围的10％、5％、1％或0.5％内。替代地，术语“约”意指在由所属领域的一般技术人员考量时在平均值的可接受标准误差内。除了在操作/工作实例中之外，或除非另外明确指定，否则全部数值范围、量、值及百分比(诸如针对本文中揭示的材料数量、持续时间、温度、操作条件、量的比率等等的数值范围、量、值及百分比)应理解为在全部例项中由术语“约”修饰。因此，除非相反地指示，否则本揭露及随附权利要求书中阐述的数值参数是可视需要变动的近似值。至少，各数值参数应至少依据所报告有效数字的数目且通过应用普通舍入技术而理解。可在本文中将范围表达为自一个端点到另一端点或在两个端点之间。除非另外指定，否则本文中揭示的全部范围皆包含端点。已持续开发CMOS结构中的嵌入式MRAM单元。具有嵌入式MRAM单元的半导体电路包含MRAM单元区及与所述MRAM单元区分离的逻辑区。举例来说，MRAM单元区可定位于前述半导体电路的中心处，而逻辑区可定位于半导体电路的外围处。应注意，先前陈述不旨在为限制性。关于MRAM单元区及逻辑区的其它布置包含在本揭露的预期范围中。在MRAM单元区中，晶体管结构可放置于MRAM结构下方。在一些实施例中，MRAM单元嵌入在后段工艺(BEOL)操作中制备的金属化层中。举例来说，MRAM单元区中及逻辑区中的晶体管结构放置于在前段工艺操作中制备的共同半导体衬底中，且在一些实施例中在前述两个区中大体上相同。通常，MRAM单元嵌入水平平行于半导体衬底的表面分布的邻近金属线层之间。举例来说，嵌入式MRAM可定位于MRAM单元区中的第4金属线层与第5金属线层之间。水平偏移到逻辑区，第4金属线层透过第4金属通路而连接到第5金属线层。换句话说，考量MRAM单元区及逻辑区，嵌入式MRAM占用至少第4金属通路的厚度。针对本文中的金属线层提供的号码非限制性。一般来说，所属领域的一般技术人员可理解，MRAM定位于第N金属线层与第N+1金属线层之间，其中N是大于或等于1的整数。嵌入式MRAM包含由铁磁材料构成的磁性隧道结(MTJ)。底部电极及顶部电极经电耦合到MTJ以用于信号/偏压传送。在先前提供的实例之后，底部电极进一步连接到第N金属线层，而顶部电极进一步连接到第N+1金属线层。具有混合间距及/或混合大小MTJ阵列的集成电路可产生若干问题。通常，后侧抗反射涂层(BARC)被回蚀直到曝光MTJ的顶部电极。BARC回蚀操作在逻辑区及存储器区中的后段工艺(BEOL)互连件中扮演重要角色。然而，当欲制造混合间距及/或混合大小MTJ阵列时，BARC回蚀遇到各种本文档来自技高网...

【技术保护点】
1.一种半导体结构，其包括：存储器区，其包括：第N金属层；多个磁性隧道结MTJ，其在所述第N金属层上方，所述多个MTJ具有混合间距及混合大小的至少一者；顶部电极通路，其在所述多个MTJ的各者上方向上凹入；及第N+M金属层，其在所述多个MTJ上方，其中N是大于或等于1的整数，且M是大于或等于1的整数。

【技术特征摘要】
2017.11.08 US 62/583,313;2018.04.24 US 15/961,1571.一种半导体结构，其包括：存储器区，其包括：第N金属层；多个磁性隧道结MTJ，其在所述第N金属层上方，所述多个MTJ具有混合间距及混合大小的至少一者；顶部电极通路，其在所述多个MTJ的各者上方向上凹入；及第N+M金属层，其在所述多个MTJ上方，其中N是大于或等于1的整数，且M是大于或等于1的整数。2.根据权利要求1所述的半导体结构，其进一步包括围绕所述多个MTJ且支撑所述顶部电极通路的外围的氧化物层。3.根据权利要求2所述的半导体结构，其进一步包括所述多个MTJ上方的平坦化蚀刻停止层。4.一种用于制造半导体结构的方法，所述方法包括：形成第N金属层；在所述第N金属层上方形成多个磁性隧道结MTJ，所述多个MTJ具有混合间距及混合大小的至少一者；在所述多个MTJ的各者上方形成向上凹入的顶部电极通路；及在所述多个MTJ上方形成第N+M金属层，其中N是大于或等于1的整数，且M是大于或等于1的整数。5.根据权利要求4所述的方法，其进一步包括：在所述多个MTJ上方形成侧壁间隔件层；在所述侧壁间隔件层上方形成氧化物层；在所述氧化物层上方形成平坦化蚀刻停止层；及在所述平坦化蚀刻...

【专利技术属性】
技术研发人员：亚历山大·克尔尼斯基，黄胜煌，庄学理，蔡俊佑，王宏烵，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71