半导体结构及其形成方法技术

一种半导体结构及其形成方法，其中，所述形成方法包括：位于衬底上的第一介质层，所述第一介质层覆盖栅极侧壁，所述第一介质层中具有第一沟槽，所述第一沟槽自所述器件区延伸至所述隔离区第一介质层中，所述第一沟槽底部暴露出所述源漏掺杂层顶部和侧壁表面；位于所述第一沟槽底部暴露出的源漏掺杂层表面的金属化物；位于所述隔离区沟槽中的第二介质层，所述第二介质层暴露出所述源漏掺杂层顶部表面的金属化物。所述第二介质层能够减小隔离区电连接结构在所述栅极侧壁表面的投影图形面积，从而降低电连接结构、栅极、以及电连接结构与栅极之间的第一介质层形成的寄生电容值，进而改善所形成半导体结构的性能。

Semiconductor Structure and Its Formation Method

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造
，尤其涉及一种半导体结构及其形成方法。
技术介绍
随着半导体技术的不断进步，半导体器件的特征尺寸逐渐变小。关键尺寸的缩小意味着在芯片上可布置更多数量的晶体管，同时给半导体工艺提出了更高的要求。由于金属具有良好的导电性，在半导体技术中，往往通过金属插塞实现源漏掺杂区与外部电路的电连接。然而，由于金属与半导体之间的费米能级相差较大，属插塞与源漏掺杂区之间的势垒较高，导致属插塞与源漏掺杂区之间的接触电阻较大。现有技术通过在属插塞与源漏掺杂区之间形成金属硅化物来降低接触电阻，提高半导体结构的性能。然而，现有技术形成的半导体结构仍然存在金属硅化物与源漏掺杂区之间的接触电阻较大或者寄生电容较大的问题。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，能够减小金属硅化物与源漏掺杂区之间的接触电阻，同时降低寄生电容。为解决上述问题，本专利技术技术方案提供一种半导体结构的形成方法，包括：衬底，所述衬底包括相邻的器件区和隔离区；位于所述衬底上的栅极，所述栅极自所述器件区延伸至所述隔离区；位于所述栅极两侧的器件区的源漏掺杂层，所述源漏掺杂层顶部高于所述衬底表面；位于所述衬底上的第一介质层，所述第一介质层覆盖所述栅极侧壁，所述第一介质层中具有第一沟槽，所述第一沟槽自所述器件区延伸至所述隔离区中，所述第一沟槽底部暴露出所述源漏掺杂层顶部和侧壁表面；位于所述第一沟槽底部暴露出的源漏掺杂层表面的金属化物；位于所述隔离区第一沟槽中的第二介质层，所述第二介质层暴露出所述源漏掺杂层顶部表面的金属化物，所述第二介质层顶部高于所述栅极底部，且在垂直于所述栅极侧壁方向上，所述第二介质层两侧侧壁分别与所述第一沟槽侧壁接触；位于所述第一沟槽中的电连接结构，所述电连接结构与所述源漏掺杂层顶部的金属化物电连接。可选的，所述源漏掺杂层的材料为硅、锗、硅锗或碳化硅。可选的，所述衬底包括：基底和位于所述器件区基底上的鳍部，所述源漏掺杂层位于所述鳍部中或所述鳍部表面；所述栅极覆盖所述鳍部部分侧壁和顶部表面。可选的，还包括：位于所述隔离区基底上的隔离结构，所述隔离结构覆盖所述鳍部部分侧壁；所述隔离区栅极位于所述隔离结构上，所述第二介质层位于所述隔离区隔离结构上。可选的，所述源漏掺杂层位于所述衬底中，所述衬底的隔离区中具有隔离结构，所述栅极结构位于所述器件区衬底和隔离结构上，所述第二介质层位于所述隔离区隔离结构上。可选的，所述第一沟槽底部暴露出所述隔离结构。可选的，所述隔离区第二介质层表面高于或齐平于所述源漏掺杂层表面。可选的，所述器件区的个数为多个，所述隔离区位于相邻器件区之间；所述电连接结构位于隔离区第二介质层上以及多个器件区源漏掺杂层上。可选的，所述第一介质层的材料为氧化硅、氮化硅、氮氧化硅或低k介质材料；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅或低k介质材料。相应的，本专利技术技术方案还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括：相邻的器件区和隔离区；形成栅极、源漏掺杂层和第一介质层，所述栅极位于所述衬底上，且自所述器件区延伸至所述隔离区，所述源漏掺杂层位于所述栅极两侧的器件区，所述衬底暴露出所述源漏掺杂层表面，所述第一介质层位于所述衬底上，且所述第一介质层覆盖所述栅极侧壁，所述第一介质层中具有第一沟槽，所述第一沟槽自所述器件区第一介质层延伸至所述隔离区第一介质层中，所述第一沟槽底部暴露出所述源漏掺杂层顶部和侧壁表面；在所述第一沟槽底部暴露出的源漏掺杂层表面形成金属化物；在所述隔离区第一沟槽中形成第二介质层，所述第二介质层暴露出所述源漏掺杂层顶部表面的金属化物，所述第二介质层顶部高于所述栅极底部，且在垂直于所述栅极侧壁方向上，所述第二介质层两侧侧壁分别与所述第一沟槽侧壁接触；形成所述第二介质层之后，在所述第一沟槽中形成电连接结构，所述电连接结构与所述源漏掺杂层顶部的金属化物电连接。可选的，所述第一介质层包括：位于所述衬底上的底层介质层，所述底层介质层暴露出所述栅极顶部表面；位于所述底层介质层和所述栅极上的顶层介质层；形成所述第一介质层、栅极和源漏掺杂层的步骤包括：在所述衬底上形成伪栅极，所述伪栅极自所述器件区延伸至所述隔离区；在所述伪栅极两侧的衬底器件区形成源漏掺杂层，所述衬底暴露出所述源漏掺杂层侧壁；在所述衬底和源漏掺杂层上形成初始底层介质层，所述初始底层介质层覆盖所述伪栅极侧壁；去除所述伪栅极，在所述初始底层介质层中形成栅极开口；在所述栅极开口中形成栅极；在所述栅极和初始底层介质层上形成初始顶层介质层；形成所述栅极之后，通过第一图形化处理去除部分所述初始顶层介质层和部分初始底层介质层，并暴露出所述源漏掺杂层顶部和侧壁，使初始顶层介质层形成顶层介质层、初始底层介质层形成底层介质层、并形成位于所述顶层介质层和底层介质层中的第一沟槽。可选的，所述衬底隔离区中具有隔离结构；所述第一图形化处理的步骤包括：在所述第一初始介质层上形成图形化的第一掩膜层，所述第一掩膜层中具有第一开口，所述第一开口自所述器件区延伸至隔离区，所述第一开口位于所述源漏掺杂层上的第一掩膜层中；以所述第一掩膜层为掩膜对所述第一初始介质层进行刻蚀，直至完全暴露出所述源漏掺杂层侧壁。可选的，形成所述第二介质层的步骤包括：在所述第一沟槽中形成第二初始介质层，所述第二初始介质层完全填充所述第一沟槽；通过第二图形化处理对所述第二初始介质层进行刻蚀，去除部分第二初始介质层，并暴露出所述源漏掺杂层顶部表面，形成第二介质层和位于所述器件区第二介质层中的第二沟槽。可选的，形成所述第二初始介质层的工艺包括：流体化学气相沉积工艺、等离子体增强化学气相沉积工艺或原子层沉积工艺。可选的，所述第二图形化处理的步骤包括：在所述第二初始介质层上形成图形化的第二掩膜层，所述器件区第二掩膜层中具有第二开口，所述第二开口自所述器件区延伸至隔离区，所述第二开口位于所述源漏掺杂层上的第二掩膜层中；以所述第二掩膜层为掩膜，对所述第二初始介质层进行第二刻蚀，直至暴露出所述源漏掺杂层顶部的金属化物。可选的，所述第二刻蚀的工艺包括干法刻蚀工艺。可选的，所述第一沟槽仅位于所述器件区第二介质层中；或者，所述第一沟槽自所述器件区延伸至所述隔离区，所述隔离区底部具有所述第二介质层。可选的，所述器件区的个数为多个，所述隔离区的个数为多个，器件区和隔离区交替排列；所述第二开口横跨多个器件区和多个隔离区。可选的，形成所述金属化物的步骤包括：在所述第一沟槽底部暴露出的源漏掺杂层侧壁和顶部表面形成金属层；对所述金属层进行退火处理，所述金属层与部分源漏掺杂层反应形成所述金属化物。可选的，所述金属层的材料为Ti、Co、Ni或Pt；所述源漏掺杂层的材料为硅、锗、硅锗或碳化硅。与现有技术相比，本专利技术的技术方案具有以下优点：本专利技术技术方案提供的半导体结构中，所述金属化物位于所述源漏掺杂层侧壁和顶部表面，使金属化物与源漏掺杂层之间的接触面积较大，从而能够降低金属化物与漏掺杂层之间的接触电阻。同时，所述电连接结构位于所述第一沟槽中，所述隔离区第一沟槽中还具有第二介质层，且所述第二介质层两侧侧壁分别与所述第一沟槽侧壁接触。所述第二介质层占据一部分隔离区第一沟槽的空间，从而使电连接结构本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底包括相邻的器件区和隔离区；位于所述衬底上的栅极，所述栅极自所述器件区延伸至所述隔离区；位于所述栅极两侧的器件区的源漏掺杂层，所述源漏掺杂层顶部高于所述衬底表面；位于所述衬底上的第一介质层，所述第一介质层覆盖所述栅极侧壁，所述第一介质层中具有第一沟槽，所述第一沟槽自所述器件区延伸至所述隔离区中，所述第一沟槽底部暴露出所述源漏掺杂层顶部和侧壁表面；位于所述第一沟槽底部暴露出的源漏掺杂层表面的金属化物；位于所述隔离区第一沟槽中的第二介质层，所述第二介质层暴露出所述源漏掺杂层顶部表面的金属化物，所述第二介质层顶部高于所述栅极底部，且在垂直于所述栅极侧壁方向上，所述第二介质层两侧侧壁分别与所述第一沟槽侧壁接触；位于所述第一沟槽中的电连接结构，所述电连接结构与所述源漏掺杂层顶部的金属化物电连接。

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底包括相邻的器件区和隔离区；位于所述衬底上的栅极，所述栅极自所述器件区延伸至所述隔离区；位于所述栅极两侧的器件区的源漏掺杂层，所述源漏掺杂层顶部高于所述衬底表面；位于所述衬底上的第一介质层，所述第一介质层覆盖所述栅极侧壁，所述第一介质层中具有第一沟槽，所述第一沟槽自所述器件区延伸至所述隔离区中，所述第一沟槽底部暴露出所述源漏掺杂层顶部和侧壁表面；位于所述第一沟槽底部暴露出的源漏掺杂层表面的金属化物；位于所述隔离区第一沟槽中的第二介质层，所述第二介质层暴露出所述源漏掺杂层顶部表面的金属化物，所述第二介质层顶部高于所述栅极底部，且在垂直于所述栅极侧壁方向上，所述第二介质层两侧侧壁分别与所述第一沟槽侧壁接触；位于所述第一沟槽中的电连接结构，所述电连接结构与所述源漏掺杂层顶部的金属化物电连接。2.如权利要求1所述的半导体结构，其特征在于，所述源漏掺杂层的材料为硅、锗、硅锗或碳化硅。3.如权利要求1所述的半导体结构，其特征在于，所述衬底包括：基底和位于所述器件区基底上的鳍部，所述源漏掺杂层位于所述鳍部中或所述鳍部表面；所述栅极覆盖所述鳍部部分侧壁和顶部表面。4.如权利要求3所述的半导体结构，其特征在于，还包括：位于所述隔离区基底上的隔离结构，所述隔离结构覆盖所述鳍部部分侧壁；所述隔离区栅极位于所述隔离结构上，所述第二介质层位于所述隔离区隔离结构上。5.如权利要求1所述的半导体结构，其特征在于，所述源漏掺杂层位于所述衬底中，所述衬底的隔离区中具有隔离结构，所述栅极结构位于所述器件区衬底和隔离结构上，所述第二介质层位于所述隔离区隔离结构上。6.如权利要求3或5所述的半导体结构，其特征在于，所述第一沟槽底部暴露出所述隔离结构。7.如权利要求1所述的半导体结构，其特征在于，所述隔离区第二介质层表面高于或齐平于所述源漏掺杂层表面。8.如权利要求1所述的半导体结构，其特征在于，所述器件区的个数为多个，所述隔离区位于相邻器件区之间；所述电连接结构位于隔离区第二介质层上以及多个器件区源漏掺杂层上。9.如权利要求1所述的半导体结构，其特征在于，所述第一介质层的材料为氧化硅、氮化硅、氮氧化硅或低k介质材料；所述第二介质层的材料为氧化硅、氮化硅、氮氧化硅或低k介质材料。10.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底包括：相邻的器件区和隔离区；形成栅极、源漏掺杂层和第一介质层，所述栅极位于所述衬底上，且自所述器件区延伸至所述隔离区，所述源漏掺杂层位于所述栅极两侧的器件区，所述衬底暴露出所述源漏掺杂层表面，所述第一介质层位于所述衬底上，且所述第一介质层覆盖所述栅极侧壁，所述第一介质层中具有第一沟槽，所述第一沟槽自所述器件区第一介质层延伸至所述隔离区第一介质层中，所述第一沟槽底部暴露出所述源漏掺杂层顶部和侧壁表面；在所述第一沟槽底部暴露出的源漏掺杂层表面形成金属化物；在所述隔离区第一沟槽中形成第二介质层，所述第二介质层暴露出所述源漏掺杂层顶部表面的金属化物，所述第二介质层顶部高于所述栅极底部，且在垂直于所述栅极侧壁方向上，所述第二介质层两侧侧壁分别与所述第一沟槽侧壁接触；形成所述第二介质层之后，在所述第一沟槽中形成电连接结构，所述电连接结构与所述源漏掺杂层顶部的金属化物电连接。11.如权利要求10所述的半导体结构的形成方...

【专利技术属性】
技术研发人员：李勇，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路新技术研发上海有限公司，
类型：发明
国别省市：上海,31