半导体存储器电容接点结构制造技术

本实用新型专利技术提供了一种半导体存储器电容接点结构，包括：表面包含若干有源区的半导体衬底；若干位线，位于所述半导体衬底上，连接所述有源区；电容接点结构，位于所述位线之间的所述有源区上，下方连接所述有源区；介质层，所述介质层至少填满所述位线与所述电容接点结构之间的间隙及相邻所述位线之间的间隙；侧壁隔离层，覆盖于所述位线的侧壁，所述位线通过所述侧壁隔离层与所述电容接点结构分隔；电容结构，位于所述电容接点结构的上方，连接所述电容接点结构。本实用新型专利技术得到的电容接点结构不仅能确保电容接点结构具有较小尺寸，还能加强电容接点结构与位线的隔离效果，减少寄生电容，提高电容接点结构与介质层的接触性能。

【技术实现步骤摘要】
半导体存储器电容接点结构
本技术涉及半导体集成电路制造领域，特别是涉及一种半导体存储器电容接点结构。
技术介绍
目前，在半导体存储器制造过程中，在形成电容接点结构时，一般通过先填充介质层，在介质层中形成电容接点结构，而后在电容接点结构上制备电容结构，以实现电容结构与有源区的导通。然而，形成电容接点结构的现有工艺已无法适应随着器件尺寸减小而缩小的电容孔尺寸，对于纳米级且深宽比较大的电容孔刻蚀，极易出现因刻蚀过多而导致衬底损失过多，或因刻蚀不足而导致电容孔不开的情况；另一方面，电容孔与位线之间经常会出现因隔离性能不佳而产生寄生电容的情况。以上情况都会导致器件失效，影响产品良率。因此，有必要提出一种新的半导体存储器电容接点结构，解决上述问题。
技术实现思路
鉴于以上所述现有技术的缺点，本技术的目的在于提供一种半导体存储器电容接点结构，用于解决现有技术中电容接点结构与位线容易产生寄生电容且接触性能不佳的问题。为实现上述及其它相关目的，本技术提供一种半导体存储器电容接点结构，包括：表面包含若干有源区的半导体衬底；若干位线，位于所述半导体衬底上，连接所述有源区；电容接点结构，位于所述位线之间的所述有源区上，下方连接所述有源区；介质层，所述介质层至少填满所述位线与所述电容接点结构之间的间隙及相邻所述位线之间的间隙；侧壁隔离层，覆盖于所述位线的侧壁，所述位线通过所述侧壁隔离层与所述电容接点结构分隔；电容结构，位于所述电容接点结构的上方，连接所述电容接点结构。作为本技术的一种优选方案，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的隔离绝缘层、导线主体层及顶层介质层。作为本技术的一种优选方案，所述半导体存储器电容接点结构还包括浅沟槽隔离结构及埋入式字线，所述浅沟槽隔离结构及所述埋入式字线形成于所述半导体衬底内，所述若干有源区由所述浅沟槽隔离结构隔离。作为本技术的一种优选方案，所述电容接点结构包括多晶硅柱状结构。作为本技术的一种优选方案，所述介质层包含复合层结构，至少包含二氧化硅层和氮化硅层，所述二氮化硅层位于所述氧化硅层的表面。作为本技术的一种优选方案，所述介质层包含复合层结构，至少包含第一氮化硅层、二氧化硅层和第二氮化硅层，所述二氧化硅层位于所述第一氮化硅层的表面，所述第二氮化硅层位于所述二氧化硅层的表面。如上所述，本技术提供一种半导体存储器电容接点结构，具有以下有益效果：本技术通过引入先形成电容接点结构，再形成介质层的制备方法，避免了工艺过程中的高深宽比刻蚀，本技术得到的电容接点结构不仅能确保电容接点结构具有较小尺寸，还能通过复合介质层加强电容接点结构与位线的隔离效果，减少寄生电容，提高电容接点结构与介质层的接触性能。附图说明图1显示为一种现有技术中形成电容接点结构的平面结构示意图。图2显示为另一种现有技术中形成电容接点结构的平面结构示意图。图3显示为本技术实施例一中提供的半导体存储器电容接点结构制备方法的流程图。图4显示为本技术实施例一中形成电容接点结构的平面结构示意图。图5为本技术实施例一中形成电容接点结构制备方法中步骤1)的截面结构示意图，其中，图5(A)是图4中AA’处的截面示意图，图5(B)是图4中BB’处的截面示意图，图5(C)是图4中CC’处的截面示意图，图5(D)是图4中DD’处的截面示意图。图6为本技术实施例一中形成电容接点结构制备方法中在步骤2)之前沉积侧壁隔离层材料的截面结构示意图，其中，图6(A)是图4中AA’处的截面示意图，图6(B)是图4中BB’处的截面示意图，图6(C)是图4中CC’处的截面示意图，图6(D)是图4中DD’处的截面示意图。图7为本技术实施例一中形成电容接点结构制备方法中在步骤2)之前形成侧壁隔离层的截面结构示意图，其中，图7(A)是图4中AA’处的截面示意图，图7(B)是图4中BB’处的截面示意图，图7(C)是图4中CC’处的截面示意图，图7(D)是图4中DD’处的截面示意图。图8为本技术实施例一中形成电容接点结构制备方法中步骤2)填充导电层后的截面结构示意图，其中，图8(A)是图4中AA’处的截面示意图，图8(B)是图4中BB’处的截面示意图，图8(C)是图4中CC’处的截面示意图，图8(D)是图4中DD’处的截面示意图。图9为本技术实施例一中形成电容接点结构制备方法中步骤2)对导电层进行化学机械研磨后的截面结构示意图，其中，图9(A)是图4中AA’处的截面示意图，图9(B)是图4中BB’处的截面示意图，图9(C)是图4中CC’处的截面示意图，图9(D)是图4中DD’处的截面示意图。图10为本技术实施例一中形成电容接点结构制备方法中步骤3)中采用间距加倍技术时形成图形化牺牲层后的截面结构示意图，其中，图10(A)是图4中AA’处的截面示意图，图10(B)是图4中BB’处的截面示意图，图10(C)是图4中CC’处的截面示意图，图10(D)是图4中DD’处的截面示意图。图11为本技术实施例一中形成电容接点结构制备方法中步骤3)中采用间距加倍技术时沉积掩膜材料后的截面结构示意图，其中，图11(A)是图4中AA’处的截面示意图，图11(B)是图4中BB’处的截面示意图，图11(C)是图4中CC’处的截面示意图，图11(D)是图4中DD’处的截面示意图。图12为本技术实施例一中形成电容接点结构制备方法中步骤3)中采用间距加倍技术时刻蚀掩膜材料后的截面结构示意图，其中，图12(A)是图4中AA’处的截面示意图，图12(B)是图4中BB’处的截面示意图，图12(C)是图4中CC’处的截面示意图，图12(D)是图4中DD’处的截面示意图。图13为本技术实施例一中形成电容接点结构制备方法中步骤3)中在导电层上形成图形化掩膜层后的截面结构示意图，其中，图13(A)是图4中AA’处的截面示意图，图13(B)是图4中BB’处的截面示意图，图13(C)是图4中CC’处的截面示意图，图13(D)是图4中DD’处的截面示意图。图14为本技术实施例一中形成电容接点结构制备方法中步骤4)中刻蚀去除裸露的导电层后的截面结构示意图，其中，图14(A)是图4中AA’处的截面示意图，图14(B)是图4中BB’处的截面示意图，图14(C)是图4中CC’处的截面示意图，图14(D)是图4中DD’处的截面示意图。图15为本技术实施例一中形成电容接点结构制备方法中步骤5)中形成二氧化硅层后的截面结构示意图，其中，图15(A)是图4中AA’处的截面示意图，图15(B)是图4中BB’处的截面示意图，图15(C)是图4中CC’处的截面示意图，图15(D)是图4中DD’处的截面示意图。图16为本技术实施例一中形成电容接点结构制备方法中步骤5)中于二氧化硅层表面形成氮化硅层后的截面结构示意图，其中，图16(A)是图4中AA’处的截面示意图，图16(B)是图4中BB’处的截面示意图，图16(C)是图4中CC’处的截面示意图，图16(D)是图4中DD’处的截面示意图。图17为本技术实施例一中形成电容接点结构制备方法中步骤5)中形成介质层后的截面结构示意图，其中，图17本文档来自技高网...

【技术保护点】
1.一种半导体存储器电容接点结构，其特征在于，包括：表面包含若干有源区的半导体衬底；若干位线，位于所述半导体衬底上，连接所述有源区；电容接点结构，位于所述位线之间的所述有源区上，下方连接所述有源区；介质层，所述介质层至少填满所述位线与所述电容接点结构之间的间隙及相邻所述位线之间的间隙；侧壁隔离层，覆盖于所述位线的侧壁，所述位线通过所述侧壁隔离层与所述电容接点结构分隔；及电容结构，位于所述电容接点结构的上方，连接所述电容接点结构。

【技术特征摘要】
1.一种半导体存储器电容接点结构，其特征在于，包括：表面包含若干有源区的半导体衬底；若干位线，位于所述半导体衬底上，连接所述有源区；电容接点结构，位于所述位线之间的所述有源区上，下方连接所述有源区；介质层，所述介质层至少填满所述位线与所述电容接点结构之间的间隙及相邻所述位线之间的间隙；侧壁隔离层，覆盖于所述位线的侧壁，所述位线通过所述侧壁隔离层与所述电容接点结构分隔；及电容结构，位于所述电容接点结构的上方，连接所述电容接点结构。2.根据权利要求1所述的半导体存储器电容接点结构，其特征在于，所述位线包括叠层结构及覆盖于所述叠层结构外围的侧墙结构，其中，所述叠层结构包括由下至上依次叠置的隔离绝缘层、导线主体层及顶层介质层。3.根据权利要求1所述的半导体存储...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34