半导体互连结构制造技术

本实用新型专利技术提供一种半导体互连结构，包括：基底；介电层，位于基底的上表面，介电层内形成有接触孔，接触孔的侧壁包括位于下部的竖直侧壁及位于上部的倾斜侧壁，竖直侧壁经由倾斜侧壁与介电层的上表面相连接，倾斜侧壁与竖直侧壁及介电层的上表面均斜交；接触孔上部的横向开口尺寸大于接触孔下部的横向尺寸；种子层，形成于接触孔的底部、竖直侧壁、倾斜侧壁及介电层的上表面；金属层，以至少包括多阶段电流密度渐增的电镀方式形成于接触孔内，金属层无孔洞填充方式填实接触孔。本实用新型专利技术对接触孔的顶部形貌进行调整，可以有效避免悬突的产生；金属层以无孔洞的方式填满接触孔，减小填充的金属层的电阻值，提高器件的可靠性。

【技术实现步骤摘要】
半导体互连结构
本技术属于集成电路制造
，特别是涉及一种半导体互连结构。
技术介绍
在现有半导体工艺中，使用化学气相沉积工艺(CVD)进行钨膜沉积是许多半导体制造中的常见工艺。在现有工艺中，如图1所示，一般是通过将位于基底10’上，且内部形成有接触孔11的介电层10置于真空腔室内加热到工艺温度后，先依次于接触孔11内形成粘附阻挡层12及种子层13后，在于所述接触孔11内沉积形成钨金属层14。然而，随着器件小型化的不断深入，半导体互连结构的尺寸越来越小，在使用现有的化学气相沉积工艺对高深宽比的所述接触孔11进行一步填充形成所述钨金属层14时，容易在所述接触孔11内的所述钨金属层14中形成孔洞15，所述孔洞15的存在会导致后续铜工艺中存在电迁移问题，且会使得接触孔内填充金属层的电阻值较大，从而导致半导体器件的可靠性下降。另外，当在所述接触孔11内填充所述钨金属层14时，必须形成金属布线层与所述钨金属层14相连接以降低器件的驱动电阻，而形成金属布线层必然会占用所述介电层10中的有效区域，使得所述介电层10中的有效区域变小。由于铜具有比钨更小的电阻率，在所述接触孔11内填充铜可以无需形本文档来自技高网...

【技术保护点】
1.一种半导体互连结构，其特征在于，包括：基底；介电层，位于所述基底的上表面，所述介电层内形成有接触孔，所述接触孔的侧壁包括位于下部的竖直侧壁及位于上部的倾斜侧壁，所述竖直侧壁经由所述倾斜侧壁与所述介电层的上表面相连接，所述倾斜侧壁与所述竖直侧壁及所述介电层的上表面均斜交；所述接触孔上部的横向开口尺寸大于所述接触孔下部的横向尺寸；种子层，形成于所述接触孔的底部、所述竖直侧壁、所述倾斜侧壁及所述介电层的上表面；及金属层，以至少包括多阶段电流密度渐增的电镀方式形成于所述接触孔内，所述金属层无孔洞填充方式填实所述接触孔。

【技术特征摘要】
1.一种半导体互连结构，其特征在于，包括：基底；介电层，位于所述基底的上表面，所述介电层内形成有接触孔，所述接触孔的侧壁包括位于下部的竖直侧壁及位于上部的倾斜侧壁，所述竖直侧壁经由所述倾斜侧壁与所述介电层的上表面相连接，所述倾斜侧壁与所述竖直侧壁及所述介电层的上表面均斜交；所述接触孔上部的横向开口尺寸大于所述接触孔下部的横向尺寸；种子层，形成于所述接触孔的底部、所述竖直侧壁、所述倾斜侧壁及所述介电层的上表面；及金属层，以至少包括多阶段电流密度渐增的电镀方式形成于所述接触孔内，所述金属层无孔洞填充方式填实所述接触孔。2.根据权利要求1所述的半导体互连结构，其特征在于，所述金属层包括铜金属层。3.根据权利要求1所述的半导体互连结构，其特征在于，所述接触孔的深宽比大于5。4.根据权利要求1所述的半导体互连结构，其特征在于，还包括：阻挡层，位于所述接触孔的底部及侧壁上，且位于所述介电层与所述金属层之间。5.根据权利要求4所述的半导体互连结构，其特征...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：长鑫存储技术有限公司，
类型：新型
国别省市：安徽,34