半导体器件和形成方法技术

技术编号:20799442 阅读:23 留言:0更新日期:2019-04-06 13:07
本发明专利技术实施例提供了半导体器件和形成方法。在一些实施例中,该方法包括在衬底上方形成介电层并且图案化介电层以形成第一凹槽。该方法还包括在第一凹槽中沉积第一层并且在第一层上方沉积第二层,第二层不同于第一层。该方法还包括使用第一氧化剂对第二层实施第一化学机械抛光(CMP)工艺并且使用第一氧化剂对第二层和第一层的多余部分实施第二CMP工艺。该方法还包括在实施第二CMP抛光之后在第一层的剩余部分上方形成第一导电元件。

Semiconductor Devices and Formation Methods

The embodiment of the present invention provides a semiconductor device and a forming method. In some embodiments, the method includes forming a dielectric layer above the substrate and patterning the dielectric layer to form a first groove. The method also includes depositing the first layer in the first groove and depositing the second layer above the first layer, which is different from the first layer. The method also includes the first chemical mechanical polishing (CMP) process for the second layer using the first oxidizer and the second CMP process for the redundant parts of the second and first layers using the first oxidizer. The method also includes forming a first conductive element above the remaining part of the first layer after implementing the second CMP polishing.

【技术实现步骤摘要】
半导体器件和形成方法
本专利技术实施例涉及半导体器件和形成方法。
技术介绍
在使半导体器件小型化的当前工艺中,低k介电材料被期望作为导电互连件之间的金属间和/或层间电介质,以便减少由于电容效应引起的信号传播中的阻容延时。因此,介电层的介电常数越小,相邻导线的寄生电容越小,并且集成电路(IC)的RC延迟越小。然而,目前被考虑或用作低k介电材料的材料并不理想。特别是,在选择基于其k值的材料,并且特别是基于其低k值时,诸如材料的硬度或其强度的其他特性可能不适用于半导体制造工艺。因此,期望利用低k介电材料的工艺的改进。
技术实现思路
根据本专利技术的一些实施例,提供了一种形成半导体器件的方法,包括:在衬底上方形成介电层;图案化所述介电层以形成第一凹槽;在所述第一凹槽中沉积第一层;在所述第一层上方沉积第二层,所述第二层不同于所述第一层;使用第一氧化剂对所述第二层实施第一化学机械抛光(CMP)工艺,所述第一化学机械抛光工艺在检测到端点时终止;在实施所述第一化学机械抛光工艺之后,使用所述第一氧化剂对所述第二层和所述第一层实施第二CMP工艺;和在实施所述第二CMP工艺之后,在所述第一层的剩余部分上方形成第一导电元件。根据本专利技术的另一些实施例,还提供了一种形成半导体器件的方法,包括:图案化第一介电层以形成第一凹槽和第二凹槽;在所述第一凹槽和所述第二凹槽中沉积第一层,其中,所述第一层沿所述第一凹槽和所述第二凹槽之间的所述第一介电层的上表面延伸,并且其中,所述第一层的上表面包括峰和谷;在所述第一层上方沉积第二层;实施第一化学机械抛光(CMP)工艺,其中,所述第一化学机械抛光工艺在检测到所述第一层的上表面的峰时终止;对所述第一层实施第二CMP工艺,其中,所述第二CMP工艺在第一预定时间之后终止;以及对所述第一层实施第三CMP工艺,其中,所述第三CMP工艺在第二预定时间之后终止。根据本专利技术的又一些实施例,还提供了一种半导体器件,包括:衬底;介电层,位于所述衬底上方;第一导电部件,位于所述介电层中,所述第一导电部件包括第一数量的材料层;第二导电部件,位于所述介电层中并且邻近所述第一导电部件,所述第二导电部件包括第二数量的材料层,其中,所述第二数量高于所述第一数量;以及电连接件,覆盖所述第一导电部件和/或所述第二导电部件。附图说明当结合附图进行阅读时,从以下详细描述可最佳地理解本专利技术的各个方面。应该注意,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各种部件的尺寸可以被任意增大或减小。图1至图16示出了根据一些实施例的在形成半导体器件中的中间阶段。具体实施方式以下公开内容提供了许多用于实现所提供主题的不同部件的不同实施例或实例。下面描述了组件和布置的具体实例以简化本专利技术。当然,这些仅仅是实例,而不旨在限制本专利技术。例如,以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本专利技术可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。而且,为便于描述,在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语,以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上),而本文使用的空间相对描述符可以同样地作出相应的解释。图1至图16示出根据一些实施例的形成半导体器件100的中间阶段的截面图和/或平面图。根据一些实施例,可以在衬底上方形成互连结构。互连结构可以包括一个或多个导电部件,例如导线、有源器件、无源器件和/或伪器件。形成导电部件的方法可以包括过填充凹槽并且然后例如使用化学机械抛光(CMP)工艺将过填充的凹槽减薄至期望的厚度。在一些实施例中,可以使用相对昂贵的金属形成导电部件。例如,导电部件可以使用钌形成。如果使用相对昂贵的金属,则过填充和随后的减薄会浪费昂贵的金属并增加成本。另外,导电部件可以使用相对难以CMP的金属形成。例如,为了有效地CMP钌,可能必须使用强氧化剂,如果被人体吸入可能产生有害的气体。如果使用弱氧化剂来CMP钌,则制造工艺可能更安全,但是CMP工艺的时间可能不合需要地过长。根据一些实施例,可以使用双层工艺以在互连区域的介电层中形成导电部件。第一层形成在其中将形成导电部件的介电层的凹槽中,其中第一层包括用于待制造的导电部件所期望的材料组成。可以在第一层上方形成第二层,其中第二层具有比第一层的材料组成更便宜的材料组成,和/或比第一层的材料组成更容易CMP。可以实施多个CMP工艺以将第二层、第一层和介电层减薄至期望的厚度。由于第二层的存在,CMP工艺中的至少一个CMP工艺基本上在第二层而不是第一层上实施,这可以导致不太昂贵的金属被浪费和/或可以仅使用相对弱的氧化剂有效地进行,这可以提高制造安全性和/或节省时间。参考图1,半导体器件100包括半导体衬底104。半导体衬底104可以由诸如掺杂或未掺杂的硅的半导体材料、或绝缘体上半导体(SOI)衬底的有源层形成。半导体衬底104可以包括其他半导体材料,诸如锗;包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体;包括SiGe,GaAsP,AlInAs,AlGaAs,GaInAs,GaInP和/或GaInAsP的合金半导体;或其组合。也可以使用诸如多层或梯度衬底的其他衬底。可以在半导体衬底104的有源表面中和/或上形成诸如晶体管、二极管、电容器、电阻器等的器件(未示出)。图1至图16描绘了在半导体衬底104上方形成互连结构的中间阶段。介电层106形成在半导体衬底104上。在一些实施例中,介电层106是层间电介质(ILD)。介电层106可以由聚合物形成,该聚合物可以是可以使用光刻图案化的诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)、它们的组合等的光敏材料。在其它实施例中,介电层106由诸如氮化硅的氮化物、诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)的氧化物、它们的组合等形成。可以通过旋涂、层压、化学气相沉积(CVD)等形成介电层106。图2至图15描绘了分别形成在半导体器件100中的区域110,区域112和区域114(例如,图2中示出)中的导电部件的形成。根据一些实施例,区域110、112和/或114可以全部位于相同的半导体器件100上,或者区域110、112和114中的每一个可以位于分离的半导体器件100上。尽管示出了三个区域110、112和114,但是在一些实施例可以在附加区域或较小区域中形成导电部件。当形成在相同的半导体器件100中时,区域110、112和114可以被设置为彼此相邻或者设置在半导体器件100的分离区域中。在区域110、112和114中形成的导电部件可以是导线、有源器件、无源器件、密封环、对准线(诸如划线)、伪器件、其组合等。图1至图16描绘了区域110中的SRAM器件、区域11本文档来自技高网...

【技术保护点】
1.一种形成半导体器件的方法,包括:在衬底上方形成介电层;图案化所述介电层以形成第一凹槽;在所述第一凹槽中沉积第一层;在所述第一层上方沉积第二层,所述第二层不同于所述第一层;使用第一氧化剂对所述第二层实施第一化学机械抛光(CMP)工艺,所述第一化学机械抛光工艺在检测到端点时终止;在实施所述第一化学机械抛光工艺之后,使用所述第一氧化剂对所述第二层和所述第一层实施第二CMP工艺;和在实施所述第二CMP工艺之后,在所述第一层的剩余部分上方形成第一导电元件。

【技术特征摘要】
2017.09.29 US 62/565,919;2018.03.29 US 15/939,8941.一种形成半导体器件的方法,包括:在衬底上方形成介电层;图案化所述介电层以形成第一凹槽;在所述第一凹槽中沉积第一层;在所述第一层上方沉积第二层,所述第二层不同于所述第一层;使用第一氧化剂对所述第二层实施第一化学机械抛光(CMP)工艺,所述第一化学机械抛光工艺在检测到端点时终止;在实施所述第一化学机械抛光工艺之后,使用所述第一氧化剂对所述第二层和所述第一层实施第二CMP工艺;和在实施所述第二CMP工艺之后,在所述第一层的剩余部分上方形成第一导电元件。2.根据权利要求1所述的方法,其中,所述第一层包含钌。3.根据权利要求1所述的方法,其中,所述第一氧化剂包含H2O2。4.根据权利要求1所述的方法,其中,所述端点的检测包括检测所述第一层。5.根据权利要求1所述的方法,其中,所述第一层过填充所述第一凹槽并且在被沉积之后沿着所述介电层的顶面延伸。6.根据权利要求5所述的方法,还包括:在所述第一化学机械抛光工艺之后且在所述第二CMP工艺之前实施第三CMP工艺,其中,所述第三CMP工艺去除所述第一层的沿着所述介电层的顶面延伸的部分。7.根据权利要求1所述的方法,还包括:图案化所述介电层以形成第二凹槽;在所述第二凹槽中沉...

【专利技术属性】
技术研发人员:徐俊伟聂菱甫朱品磊刘启人林易生张庭熏何嘉玮陈亮光
申请(专利权)人:台湾积体电路制造股份有限公司
类型:发明
国别省市:中国台湾,71

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