线上保护免受工艺引发的电介质损坏制造技术

本发明专利技术涉及线上保护免受工艺引发的电介质损坏。提供一种在制造期间保护电介质的方法。将导电层图案化以在电介质层的第一部分上形成第一导电形状并在该电介质层的第二部分上形成第二导电形状。在该第二导电形状的至少一部分上形成导电迹线。该导电迹线电连接该第一导电形状与衬底连接件。将互连层耦合到所述第一导电形状。蚀刻该导电迹线以将该第一导电形状与该衬底连接件电隔离。

【技术实现步骤摘要】
线上保护免受工艺引发的电介质损坏
本公开大体上涉及半导体装置制造，且更确切地，涉及线上保护免受工艺引发的电介质损坏。
技术介绍
传统的半导体装置和半导体装置制造工艺是公知的。例如，金属氧化物半导体场效应晶体管(MOSFET)通常用于各种不同的应用和电子产品-从缝纫机到洗衣机、从汽车到蜂窝电话等等。随着工艺技术的进步，这些半导体装置预期会在减小尺寸和成本的同时提高性能。然而，一些半导体装置在制造过程中可能会受损。如今存在的挑战是解决可能由制造工艺引起的对半导体装置的损坏。
技术实现思路
根据本专利技术的第一方面，提供一种方法，包括：将导电层图案化以在电介质层的第一部分上形成第一导电形状并在所述电介质层的第二部分上形成第二导电形状；在所述第二导电形状的至少一部分上形成导电迹线，所述导电迹线电连接所述第一导电形状与衬底连接件；形成耦合到所述第一导电形状的互连层；以及蚀刻在所述第二导电形状的所述部分上的所述导电迹线以将所述第一导电形状与所述衬底连接件电隔离。在一个或多个实施例中，所述导电迹线包括连接到所述第一导电形状的第一触点和连接到衬底连接件的第二触点，所述导电迹线、第一触点和第二触点包括相同金属材料。在一个或多个实施例中，所述导电层、第一导电形状和第二导电形状包括多晶硅材料。在一个或多个实施例中，所述第一导电形状被表征为晶体管栅极，并且所述第二导电形状被表征为蚀刻终止。在一个或多个实施例中，所述导电迹线包括钨并且使用双镶嵌工艺形成。在一个或多个实施例中，所述电介质层包括氧化物材料。在一个或多个实施例中，所述电介质层包括被表征为高K电介质的电介质材料。在一个或多个实施例中，形成所述互连层包括通过双镶嵌工艺形成铜互连层。在一个或多个实施例中，蚀刻所述导电迹线包括干式蚀刻工艺随后湿式蚀刻工艺。根据本专利技术的第二方面，提供一种方法，包括：将导电层图案化以在电介质层的第一部分上形成第一导电形状并在所述电介质层的第二部分上形成第二导电形状；沉积第一金属层以形成互连迹线、第一触点和第二触点，所述互连迹线形成所述第一触点与所述第二触点之间的电连接，所述第一触点连接到所述第一导电形状并且所述第二触点连接到衬底连接件区；沉积第二金属层以形成耦合到所述第一导电形状的互连件；以及蚀刻在所述第二导电形状的一部分上的所述导电迹线以将所述第一导电形状与所述衬底连接件区电隔离。在一个或多个实施例中，沉积所述第一金属层以形成所述互连迹线、第一触点和第二触点包括通过双镶嵌工艺沉积钨材料。在一个或多个实施例中，所述第一导电形状被表征为晶体管栅极或电容器极板，并且所述第二导电形状被表征为蚀刻终止。在一个或多个实施例中，所述导电层包括多晶硅材料。在一个或多个实施例中，所述电介质层包括氧化物材料并且所述电介质层的所述第一部分被表征为栅极氧化物。在一个或多个实施例中，沉积所述第二金属层包括使用双镶嵌工艺沉积铜互连层。根据本专利技术的第三方面，提供一种方法，包括：在半导体衬底上形成电介质层；在所述电介质层上沉积多晶硅层；将所述多晶硅层图案化以在所述电介质层的第一部分上形成第一多晶硅区并在所述电介质层的第二部分上形成第二多晶硅区；用相同金属材料形成包括互连件、第一触点和第二触点的导电迹线，所述第一触点耦合到所述第一多晶硅区并且所述第二触点通过衬底连接件耦合到所述衬底，所述互连件连接于所述第一触点与所述第二触点之间；形成耦合到所述第一导电形状的互连件；以及蚀刻直接在所述第二多晶硅区的至少一部分上的所述导电迹线以在所述第一多晶硅区与所述衬底连接件之间形成开路。在一个或多个实施例中，所述第一多晶硅区被表征为晶体管栅极或电容器极板，并且所述第二多晶硅区被表征为蚀刻终止。在一个或多个实施例中，用相同金属材料形成包括互连件、第一触点和第二触点的导电迹线包括通过双镶嵌工艺沉积钨材料。在一个或多个实施例中，蚀刻所述导电迹线包括在直接在所述第二多晶硅区的至少一部分上的层间电介质中形成开口。在一个或多个实施例中，所述方法进一步包括：在所述第一多晶硅区与所述衬底连接件之间形成所述开路之后，沉积共形电介质材料以基本上填充所述开口。本专利技术的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。附图说明本专利技术借助于例子示出并且不受附图的限制，附图中的类似标记指示类似元件。为简单和清晰起见示出图中的元件，并且这些元件未必按比例绘制。图1到图10以简化横截面图示出根据本专利技术的实施例的示例性线上保护结构的各个制造阶段。图11以简化平面图示出根据本专利技术的另一实施例的蚀刻技术。图12以简化横截面图示出根据本专利技术的另一实施例的图11的蚀刻技术。图13以简化平面图示出根据本专利技术的另一实施例的另一蚀刻技术。图14以简化横截面图示出根据本专利技术的另一实施例的图13的蚀刻技术。具体实施方式栅极氧化物、电容器和电介质隔离等集成电路中的电介质在制造过程中容易受损。湿式化学处理会产生大量的静电荷。金属和通孔的等离子蚀刻也会产生大量电荷。如果不存在放电路径，这些电荷会积聚并在这些电介质之间产生电压电势。如果电压电势足够大，电介质的完整性可能会降低或永久损坏。为了保护电介质免受损坏，可以添加永久性(例如天线二极管)或临时连接的电路元件以形成放电路径。大体上，提供一种集成电路(IC)线上保护结构及其形成方法。该线上保护结构防止在装置特征(例如，晶体管栅极、电容器极板、深沟槽电介质隔离)上积累过多的电荷，装置特征上积累过多电荷可能会在IC制造期间导致氧化物损坏。由相同的金属化(例如钨)步骤形成从此类装置特征到IC衬底的导电路径。例如，导电路径的第一触点连接到晶体管栅极并且导电路径的第二触点通过衬底连接件连接到衬底。导电路径的一部分形成在用作蚀刻终止的虚设结构之上，其中该虚设结构和晶体管栅极在相同的工艺步骤期间以相同的材料(例如多晶硅)形成。在IC的电路特征的其它互连件在后续制造阶段期间耦合到晶体管栅极之后，可以通过蚀刻工艺来打开导电路径。图1到图10以简化横截面图示出根据本专利技术的实施例的示例性线上保护结构100的各个制造阶段。图1以简化横截面图示出根据本专利技术的实施例在某一制造阶段的线上保护结构100。在此阶段，线上保护结构100包括半导体衬底102、在衬底102上形成的电介质层103，以及在电介质层103上形成的导电层107。例如，衬底102可以由合适的硅基衬底材料形成，例如砷化镓、硅锗、绝缘体上硅(SOI)、硅、单晶硅等及其组合。例如，电介质层103可以通过将氧化物电介质材料生长到预定厚度来形成。例如，可以使用其它合适的电介质材料和技术来形成电介质层103，例如高K或低K电介质材料。在形成电介质层103之后，在电介质层103上沉积导电材料以形成导电层107。将导电层107图案化并进行蚀刻以形成栅极108和蚀刻终止110区或形状。栅极108和蚀刻终止110区或形状彼此分开。在这个实施例中，使用自对准工艺来形成电介质层103的对应的栅极氧化物104和蚀刻终止氧化物106部分。在这个实施例中，导电层107由多晶硅材料形成并被图案化以在栅极电介质层103的第一部分104上形成多晶硅栅极108并在该栅极电介质层的第二部分106上形成多晶硅蚀刻终止110。由所属领域的技术人员理解的，例如，导电层107可以本文档来自技高网...

【技术保护点】
1.一种方法，其特征在于，包括：将导电层图案化以在电介质层的第一部分上形成第一导电形状并在所述电介质层的第二部分上形成第二导电形状；在所述第二导电形状的至少一部分上形成导电迹线，所述导电迹线电连接所述第一导电形状与衬底连接件；形成耦合到所述第一导电形状的互连层；以及蚀刻在所述第二导电形状的所述部分上的所述导电迹线以将所述第一导电形状与所述衬底连接件电隔离。

【技术特征摘要】
2017.09.26 US 15/715,3121.一种方法，其特征在于，包括：将导电层图案化以在电介质层的第一部分上形成第一导电形状并在所述电介质层的第二部分上形成第二导电形状；在所述第二导电形状的至少一部分上形成导电迹线，所述导电迹线电连接所述第一导电形状与衬底连接件；形成耦合到所述第一导电形状的互连层；以及蚀刻在所述第二导电形状的所述部分上的所述导电迹线以将所述第一导电形状与所述衬底连接件电隔离。2.根据权利要求1所述的方法，其特征在于，所述导电迹线包括连接到所述第一导电形状的第一触点和连接到衬底连接件的第二触点，所述导电迹线、第一触点和第二触点包括相同金属材料。3.根据权利要求1所述的方法，其特征在于，所述导电层、第一导电形状和第二导电形状包括多晶硅材料。4.根据权利要求1所述的方法，其特征在于，所述第一导电形状被表征为晶体管栅极，并且所述第二导电形状被表征为蚀刻终止。5.根据权利要求1所述的方法，其特征在于，所述导电迹线包括钨并且使用双镶嵌工艺形成。6.根据权利要求1所述的方法，其特征在于，所述电介质层包括氧化物材料。7.根据权利要求1所述的方法，其特征在于，所述电介质层包括被表征为高K电介质的电介质材料...

【专利技术属性】
技术研发人员：W·E·爱德沃兹，B·G·安东尼，
申请(专利权)人：恩智浦美国有限公司，
类型：发明
国别省市：美国,US