集成电路及其形成方法技术

本申请涉及一种包含用以增进电极粘合性的粘合层的集成电路及其形成方法。一些实施例中，集成电路包含连通柱介电层、粘合层及第一电极。粘合层上覆连通柱介电层，第一电极上覆并直接接触粘合层。粘合层在第一电极接触粘合层的界面处具有第一表面能，第一电极在界面处具有第二表面能。并且，第一表面能大于第二表面能，用以增进粘合性。

【技术实现步骤摘要】
集成电路及其形成方法
本专利技术实施例涉及集成电路及其形成方法，特别涉及包含用以增进电极粘合性的粘合层的集成电路及其形成方法。
技术介绍
集成电路(IC)包括共同整合在一个半导体基底上的一组电子电路。在集成电路(IC)的制造期间，进行半导体工艺的多步骤的历程而在半导体基底上逐渐形成这些电子电路。这些半导体工艺的范例包括沉积和图案化。
技术实现思路
本专利技术的一些实施例提供集成电路的形成方法，此方法包含延伸穿过连通柱介电层形成连通柱；形成粘合层，此粘合层覆盖连通柱介电层和连通柱；以及形成第一电极层，此第一电极层上覆并直接接触粘合层，其中粘合层在第一电极层接触粘合层的界面处具有第一表面能，其中第一电极层在界面处具有第二表面能，且其中第一表面能大于第二表面能。本专利技术的一些实施例提供集成电路，此集成电路包含介电层、上覆介电层的粘合层、以及上覆并直接接触粘合层的第一电极。粘合层在第一电极接触粘合层的界面处具有第一表面能，第一电极在界面处具有第二表面能，且第一表面能大于第二表面能。本专利技术的一些实施例提供集成电路的形成方法，此方法包含在连通柱介电层中形成第一连通柱，则第一连通柱的顶表面与连通柱介电层的顶表面共平面；形成导电粘合层，此导电粘合层上覆并直接接触连通柱介电层的顶表面及第一连通柱的顶表面，其中连通柱介电层在连通柱介电层的顶表面处具有第一表面能；形成第一金属层，此第一金属层上覆并直接接触导电粘合层，其中导电粘合层在第一金属层接触导电粘合层的界面处具有第二表面能，其中第一金属层在界面处具有一第三表面能，并且其中第三表面能大于第一表面能且小于第二表面能；形成电极间介电层，此电极间介电层覆盖第一金属层；形成第二金属层，此第二金属层覆盖电极间介电层；图案化第一金属层、电极间介电层、和第二金属层，以界定上覆第一连通柱的电子装置；以及形成第二连通柱，此第二连通柱上覆并直接接触电子装置。附图说明经由以下的详细描述配合附图，可以更加理解本专利技术实施例的内容。需强调的是，根据产业上的标准惯例，许多部件(feature)并未按照比例绘制。事实上，为了能清楚地讨论，各种部件的尺寸可能被任意地增加或减少。图1是根据一些实施例，包含用以增进电极粘合性的粘合层的集成电路(IC)的剖面示意图。图2是根据如图1所示的集成电路(IC)的一些较详细实施例，其中粘合层和电极整合至一个电子装置中的剖面示意图。图3～图13是根据一些实施例的形成集成电路(IC)的方法的一系列剖面示意图，此集成电路(IC)包含具有用以增进电极粘合性的粘合层的电子装置。图14是根据如图3～图13所示的方法的一些实施例的流程图。附图标记说明：100、200、300、400、500、600、700、800、900、1000、1100、1200、1300～剖面示意图；102～粘合层；102s、108s、110s～顶表面；104～第一电极；106～基底；106l～逻辑区；106m～存储区；108～连通柱介电层；110～第一电极连通柱；111～界面；112～第一扩散阻障层；202～电子装置；204～电极间元件；206～第二电极；208～间隔物；210、222～层间介电层；212～密封层；214～第二电极连通柱；216～第一导电线；218～第二扩散阻障层；220～半导体基底；224～半导体装置；224a～第一半导体装置；224b～第二半导体装置；226～互连结构；228～额外导电线；230～额外导电连通柱；502～第一电极层；502s～底表面；602～电极间夹层；702～第二电极层；802、1204～光刻胶掩模；1202～连通柱开口；1400～流程图；1402、1404、1406、1408、1410、1412、1414、1416、1418、1420～阶段；Ta、Te～厚度。具体实施方式以下内容提供了很多不同的实施例或范例，用于实现本专利技术实施例的不同部件。组件和配置的具体实施例或范例描述如下，以简化本专利技术实施例。当然，这些仅仅是范例，并非用以限定本专利技术实施例。举例来说，叙述中若提及第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不直接接触的实施例。另外，本专利技术实施例可能在许多范例中重复元件符号及/或字母。这些重复是为了简化和清楚的目的，其本身并非代表所讨论各种实施例及/或配置之间有特定的关系。此外，此处可能使用空间上的相关用语，例如“在……之下”、“在……下方”、“下方的”、“在……上方”、“上方的”和其他类似的用语，以便描述如图所示的一元件或部件与其他元件或部件之间的关系。此空间上的相关用语除了包含图中示出的方位外，也包含使用或操作中的装置或设备的不同方位。装置或设备可以被转至其他方位(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。更进一步，“第一”、“第二”、“第三”、“第四”、和其他类似的用语只是用于上位化表示，因而这类用语可以在多个实施例之间互换。举例而言，一个元件(例如，开口)可以在一些实施例中被称为一个“第一”元件，而此元件可以在其他实施例中被称做一个“第二”元件。根据形成集成电路(IC)的工艺，提供包括连通柱和连通柱介电层的基底。连通柱位于连通柱介电层中，则连通柱的顶表面与连通柱介电层的顶表面是共平面或实质上共平面。在基底之上沉积金属层，金属层直接接触基底，并之后图案化金属层以界定出上覆连通柱的电极。电极可以例如部分地界定金属-绝缘体-金属(metal-insulator-metal，MIM)电容、电阻式随机存取存储(resistiverandom-accessmemory，RRAM)单元、磁阻式随机存取存储(magnetoresistiverandom-accessmemory，MRAM)单元、导电桥随机存取存储(conductive-bridgingrandom-accessmemory，CBRAM)单元、或集成电路的一些其他电子组件。金属层与电极通常是银，因为银在所有金属中具有最高的导电性。然而，若金属层是银且经由基底的材料(例如，单晶硅或二氧化硅)而直接接触基底，那么因为银相对于基底的此材料具有相对较高的表面能，就会产生挑战。举例而言，金属层可在连通柱介电层的二氧化硅直接接触基底。许多挑战中主要的是粘合性稳定度和物质迁移/材料迁移(materialmigration)。银具有低热稳定性，因而银很容易在一般形成集成电路期间使用的高温下凝聚成团(agglomeration)。此种高温可例如包括超过约800℃、1000℃、1200℃、或1400℃的温度，及/或在后段工艺(back-end-of-line，BEOL)的金属化工艺中或其他在形成集成电路期间进行的工艺的温度。由于金属层相对于基底所具有的高表面能，金属层对于基底具有低粘合性稳定度，且无法充分地粘合至基底以防止金属层在高温下凝聚成团。因此，在形成集成电路期间，金属层可能发生凝聚成团，因而金属层中可能形成空隙(voids)，并且对于电极的电场均匀性有负面的影响。不均匀的电场可能进而在集成电路的主体制造期间导致产率不良及/或不均匀的性能参数。当集成电路的功能密度持续性地增加，则预期电场密度均匀性变本文档来自技高网...

【技术保护点】
1.一种集成电路的形成方法，包括：延伸穿过一连通柱介电层形成一连通柱；形成一粘合层，该粘合层覆盖该连通柱介电层和该连通柱；以及形成一第一电极层，该第一电极层上覆并直接接触该粘合层，其中该粘合层在该第一电极层接触该粘合层的一界面处具有一第一表面能，其中该第一电极层在该界面处具有一第二表面能，且其中该第一表面能大于该第二表面能。

【技术特征摘要】
2017.09.27 US 62/563,917;2018.08.24 US 16/111,6051.一种集成电路的形成方法，包括：延伸穿过一连通柱介电层形成一连通柱；形成一粘合层，该粘合层覆盖该连通柱介电层和该连通柱；以及形成一第一电极层，该第一电极层上覆并直接接触该粘合层，其中该粘合层在该第一电极层接触该粘合层的一界面处具有一第一表面能，其中该第一电极层在该界面处具有一第二表面能，且其中该第一表面能大于该第二表面能。2.如权利要求1所述的集成电路的形成方法，其中该粘合层在该界面处包括钛或氮化钛，且其中该第一电极层在该界面处包括银，该银直接接触该钛或氮化钛。3.如权利要求1所述的集成电路的形成方法，其中该粘合层在该连通柱介电层的一顶表面处直接接触该连通柱介电层，其中该连通柱介电层在该连通柱介电层的该顶表面处具有一第三表面能，且其中该第二表面能大于该第三表面能。4.如权利要求1所述的集成电路的形成方法，还包括：形成一电极间夹层，覆盖该第一电极层；形成一第二电极层，覆盖该电极间夹层；以及图案化该第二电极层、该电极间夹层、和该第一电极层以界定一电子装置。5.如权利要求1所述的集成电路的形成方法，其中该粘合层是以约10埃至30埃之间的厚度而形成的。6.如权利要求1所述的集成电路的形成方法，其中该第一表面能介于约1.4焦耳/平方米至1.9焦耳/平方米之间，且其中该第二表面能小于约0.8焦耳/平方米。7.一种集成电路，包括：一...

【专利技术属性】
技术研发人员：林杏莲，江法伸，金海光，吴启明，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：中国台湾,71