一种基于混合便签式存储器的感知写频率数据分配方法组成比例

本发明专利技术提供了一种基于混合SRAM和NVM便签式存储器的存储架构，并提供了基于所述存储架构的数据分配方法，目的是减少NVM上的写操作数量，延长NVM寿命。所述方法包括：在系统架构上，由SRAM和NVM组成便签式存储器，实现混合片上存储器；在程序执行过程中，计算写操作频率和写阈值，当写操作频率小于写阈值时，则认为此数据的写频率较低，应存放在NVM中；当写操作频率大于写阈值时，则认为此数据的写频率较高，应存放在SRAM中。在存放时，若NVM已满，则将当前数据与NVM中写操作次数最多的数据进行比较，选择写操作频率低的存入NVM，写操作频率高的存入SRAM，若SRAM也已满，则存入DRAM。

【技术实现步骤摘要】
一种基于混合便签式存储器的感知写频率数据分配方法
本专利技术设计了一种基于混合SRAM和NVM便签式存储器的感知写频率数据变量分配方法，特别涉及一种可以减少NVM上写操作数量、延长NVM寿命的数据变量分配方法，应用于嵌入式系统，属于嵌入式系统性能优化相关领域。
技术介绍
嵌入式系统需要存储器来存放和执行代码。嵌入式系统的存储器包含Cache、主存和辅助存储器。Cache容量小、速度快，存放的是一段时间微处理器使用最多的程序代码和数据。主存用来存放系统和用户的程序及数据，辅助存储器用来存放大数据量的程序代码或信息。便签式存储器(scratchpadmemory，SPM)是一种高速内部存储器，用于临时存储计算、数据或其他正在进行中的工作。由于SPM是寄存器之后与算术逻辑单元(ALU)最接近的存储器，具有将数据移入和一出主存储器的明确指令，因此，SPM被认为类似于L1高速缓存。与Cache一样，SPM也是片上存储器，但SPM由应用程序显示操作，能够更好地在嵌入式系统中实现应用。由于中央处理器单元(CPU)和存储器之间的性能差距正在扩大，性能优化变得更加重要。目前，便签式存储器已经广泛应用于嵌入式系统中，以取代硬件控制的Cache。这是因为与Cache相比，SPM具有三个主要优点，首先SPM直接寻址，不需要比较器和标签；其次，SPM通常保证单周期访问延迟；第三，SPM完全由软件管理，可以直接通过应用程序或自动编译器管理。随机存取存储器(randomaccessmemory，RAM)又称作“随机存储器”，按照存储单元的工作原理，随机存储器又分为静态随机存储器(StaticRAM，SRAM)和动态随机存储器(DynamicRAM，DRAM)。SRAM主要用于高速缓存，它利用晶体管来存储数据，与DRAM相比，SRAM的速度快，但在相同面积中SRAM的容量要比其他类型的内存小。由于SRAM速度快但价格昂贵的特点，一般用小容量的SRAM作为更高速CPU和较低速DRAM之间的缓存。非易失存储器(non-volatilememory,NVM)是一种新型存储器，即使在电源关闭或重启后也可以检索存储信息，具有非易失、按字节存取、存储密度高、低待机能耗的优势，读写性能接近DRAM，但读写速度不对称，写入耐久性较差，寿命有限。随着片上系统设计水平的不断提高，嵌入式设备具有体积小，功能越来越多的特点，特别是在实时系统中，可以准确计算任务执行时间，这就使得嵌入式系统需要优化性能来减少任务执行时间或执行更多任务。为了优化性能，具有快速，低功耗，可靠性的静态随机存取存储器(SRAM)已被用于片上存储器。然而，SRAM具有高价格，低容量和易失性的一些缺点。因此，希望将非易失性存储器NVM集成到系统中，以避免数据丢失并减少能量消耗。NVM具有大容量、低价格和低开销的特性，但它的缺点也是明确的。首先，NVM读操作和写操作的速度和成本不对称；其次，NVM对写入操作次数有限制；第三，NVM的写入延迟比SRAM慢。因此，利用由SRAM和NVM组成的混合片上存储器来实现嵌入式系统的性能优化。
技术实现思路
本专利技术针对以上现存问题以及片上存储器的特征设计出一种混合SRAM和NVM的存储体系结构及相应的数据变量分配方法。SRAM和NVM组合在一起做便签式存储器。在此存储架构上，针对混合存储的特点，提出所需的数据变量分配方法。在本专利技术的存储架构中，包括片上存储器SPM和片外主存储器。由SRAM和NVM组成的SPM与CPU紧密耦合，并且CPU通过共享总线和存储器控制器访问片外主存储器。当数据传输成本恒定的情况下，访问片上SPM速度快并且消耗的能量少，但片上SPM容量有限；片外主存储器容量大，但访问时会导致较长的时间延迟并消耗大量能量。本专利技术的数据变量分配方法适应本专利技术的存储架构，提供了动态数据变量管理服务，目的是为了减少NVM上的写操作次数，延长NVM寿命来延长系统寿命。基于以上的目的和设计，本专利技术为减少NVM上的写操作次数，核心思想是通过比较写操作频率，将写操作频率不高的数据存放在NVM中，将写操作频率高的数据存放在SRAM中。具体的，数据变量分配方法提供以下通用功能。实现感知写频率的数据变量分配方法。在程序开始执行后，通过收集分支执行概率和数据变量的写操作次数，计算写操作频率和写阈值；通过比较写操作频率和写阈值，决定数据变量存放到SRAM还是NVM。一些数据变量在程序执行过程中具有高频率的写操作，一些数据变量在程序执行过程中具有低频率的写操作。将写操作频率高的数据变量存入SRAM，将写操作频率低的数据变量存入NVM。为了实现以上功能，本专利技术提出了感知写频率的数据变量分配方法，该方法通过以下策略实现。当程序开始执行时，控制程序收集当前执行程序的分支执行概率，以及数据变量的写操作次数。目的是为了计算数据变量的写操作频率和写阈值，从而决定将数据变量存入SRAM还是NVM。进一步的，计算写阈值，并将数据变量的写操作频率与其进行比较。目的是为了判断数据变量是高频写数据变量还是低频写数据变量。进一步的，将写操作频率大于写阈值的数据变量定义为高写操作频率的数据变量，将写操作频率小于写阈值的数据变量定义为低写操作频率的数据变量。对[0019]中所述情况，高写操作频率的数据变量应当存入SRAM中。进一步的，如果SRAM没有多余的空间来存储更多数据变量，那么考虑SRAM中的数据变量和高写操作频率的数据变量，其中写操作频率高的数据变量应存入SRAM中，而写操作频率最低的应存入主存中。目的在于减少对NVM的写操作次数的同时，避免不必要的写延迟。对[0019]中所述情况，低写操作频率的数据变量应当存入NVM中。[0020]和[0022]的目的是根据写操作频率决定数据变量的存储位置，从而减少频繁写操作数据对NVM的写入。对于[0022]中所述情况，如果NVM没有多余的空间来存储更多数据变量，那么将对NVM中适合的数据进行交换。具体交换规则如下。选择NVM中写操作数量最多的数据变量，计算选择的数据变量的写操作频率。进一步的，比较二者的写操作频率，目的是避免数据变量的写操作频率过高而导致的对NVM的频繁写入。进一步的，将写操作频率低的数据变量存放在NVM中，将写操作频率高的存放在SRAM中。目的在于保存所需数据。对于[0027]中所述情况，如果SRAM中没有多余的空间来存储更多的数据变量，那么将其存入主存中。以下结合其中一种实现方法对[0024]进行作进一步的阐述，但是应该理解，这些描述只是示例的，而并非要限制本专利技术的范围。建立一个写操作频率状态表存放在NVM中，用来记录每个数据变量的写操作频率和当前此数据变量存放在NVM还是SRAM，并对其按照写操作频率由高到低进行排序。当有低写操作频率的数据变量需要存储到NVM中，而NVM又存放满了，则查看写操作频率状态表，选择表头的数据变量，如果表头数据变量的写操作频率大，则交换这两个数据变量。本专利技术的优点和有益效果如下：本专利技术所提供的方法中的存储架构使用SRAM和NVM的混合存储架构，对比原本只使用SRAM的存储架构，可以充分利用NVM的非易失性和低待机能耗，以及SRAM在写操作上的高效率。本专利技术所提供的方法是一种将NVM应用在嵌入式系统片本文档来自技高网...

【技术保护点】
1.一种基于静态随机存取存储器SRAM和非易失性存储器NVM混合便签式存储器的感知写频率数据变量分配方法，其特征在于包括一个存储体系结构：基于SRAM和NVM的混合片上存储器和基于DRAM的片外主存，并在此体系结构的基础上实现了一个感知写频率的数据变量分配方法，其目的在于减少NVM的写次数，延长NVM的寿命，其动态体现在随着程序的执行，数据变量根据专利技术方法自动在SRAM和NVM之间迁移。

【技术特征摘要】
1.一种基于静态随机存取存储器SRAM和非易失性存储器NVM混合便签式存储器的感知写频率数据变量分配方法，其特征在于包括一个存储体系结构：基于SRAM和NVM的混合片上存储器和基于DRAM的片外主存，并在此体系结构的基础上实现了一个感知写频率的数据变量分配方法，其目的在于减少NVM的写次数，延长NVM的寿命，其动态体现在随着程序的执行，数据变量根据发明方法自动在SRAM和NVM之间迁移。2.根据权利要求1所述的存储体系结构，其特征在于，体系结构中SRAM和NVM共同构成便签式存储器SPM，与CPU相连，主存由DRAM构成，直接与内存控制器相连。从而形成基于SRAM和NVM的混合片上存储器和基于DRAM的片外主存。3.根据权利要求1所述的感知写频率数据变量分配方法，其特征在于，方法可以适应新型存储体系结构，能够计算写阈值和数据变量的写操作频率，动态地将数据变量分配到SRAM和NVM中。4.根...

【专利技术属性】
技术研发人员：不公告发明人，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：四川,51