半导体结构及其形成方法技术

一种半导体结构及其形成方法，所述形成方法包括：提供衬底，所述衬底上具有鳍部，所述鳍部上形成有沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；在所述沟道叠层上形成伪栅结构；在所述伪栅结构两侧的所述沟道叠层内形成开口；去除所述伪栅结构下方的部分牺牲层，在所述开口的侧壁上形成凹槽；在所述凹槽内形成保护层。在所述牺牲层和所述应力层之间设置保护层，从而防止所述牺牲层去除过程中所述应力层受到损伤，减少应力层受损现象的出现，有利于提高应力层的质量，有利于改善所形成半导体结构的性能。

Semiconductor Structure and Its Formation Method

A semiconductor structure and its forming method include: providing a substrate with fins on the substrate, forming a channel stack on the fins, comprising a sacrificial layer and a channel layer located on the sacrificial layer, forming a pseudo-gate structure on the channel stack, forming an opening in the channel stack on both sides of the pseudo-gate structure, and removing an opening in the channel stack. A part of the sacrificial layer under the pseudo-grid structure forms a groove on the side wall of the opening, and a protective layer is formed in the groove. A protective layer is arranged between the sacrificial layer and the stress layer so as to prevent the stress layer from being damaged during the removal of the sacrificial layer, reduce the occurrence of the damage of the stress layer, improve the quality of the stress layer and improve the performance of the formed semiconductor structure.

【技术实现步骤摘要】
半导体结构及其形成方法
本专利技术涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。
技术介绍
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的沟道长度不断缩短。随着沟道长度的缩短，晶体管源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，从而引起所谓的短沟道效应(SCE：short-channeleffects)更容易发生，使晶体管的沟道漏电流增大。因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面晶体管向具有更高功效的三维立体式的晶体管过渡，如全包围栅极(Gate-all-around，GAA)晶体管。全包围栅晶体管中，栅极从四周包围沟道所在的区域，与平面晶体管相比栅极对沟道的控制能力更强，能够更好的抑制短沟道效应。另一方面，为了提高晶体管沟道内载流子迁移率，应力层被引入以构成晶体管的源区和漏区：通过应力材料与沟道区材料的晶格失配，使应力层向晶体管的沟道区施加拉应力或者压应力，进而提高晶体管的性能。但是现有技术在将全包围栅结构引入具有应力层的晶体管时，应力层容易受到损伤，进而导致所形成半导体结构性能的退化。
技术实现思路
本专利技术解决的问题是提供一种半导体结构及其形成方法，以防止应力层受损，提高所形成半导体结构的性能。为解决上述问题，本专利技术提供一种半导体结构的形成方法，包括：提供衬底，所述衬底上具有鳍部，所述鳍部上形成有沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；在所述沟道叠层上形成伪栅结构；在所述伪栅结构两侧的所述沟道叠层内形成开口；去除所述伪栅结构下方的部分牺牲层，在所述开口的侧壁上形成凹槽；在所述凹槽内形成保护层。相应的，本专利技术还提供一种半导体结构，包括：衬底，和位于所述鳍部上的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；伪栅结构，位于所述沟道叠层上；开口，位于所述伪栅结构两侧的所述沟道叠层内；保护层，位于所述伪栅结构下方牺牲层的侧壁上。与现有技术相比，本专利技术的技术方案具有以下优点：在所述伪栅结构两侧形成开口之后，去除所述伪栅结构下方的部分牺牲层，在所述开口的侧壁上形成凹槽；在所述凹槽内形成保护层；所述凹槽是通过去除部分牺牲层而形成的，因此所述凹槽的底部露出所述牺牲层的侧壁，所以所述保护层位于所述牺牲层侧壁上；后续在所述开口内形成应力层之后，所述保护层位于所述牺牲层和所述应力层之间；所以所述保护层能够在后续去除所述牺牲层的过程中，防止应力层侧壁露出，从而达到保护应力层的目的，能够有效减少应力层受损现象的出现，有利于提高应力层的质量，有利于改善所形成半导体结构的性能。本专利技术可选方案中，所述伪栅结构形成之后，形成所述开口之前，在所述伪栅结构的侧壁上形成侧墙；形成所述凹槽的过程中，所述凹槽的深度小于或等于所述侧墙的厚度；通过对所述凹槽深度的控制，降低所述保护层形成过程对所述伪栅结构下方沟道区域的影响，防止沟道受损现象的出现，能够在保证沟道质量的前提下，提高应力层的质量，有利于改善所形成半导体结构的性能。本专利技术可选方案中，所述伪栅结构形成之后，形成所述开口之前，进行轻掺杂漏注入，在所述伪栅结构两侧的沟道叠层内形成轻掺杂区；形成所述凹槽的步骤中，所述凹槽形成于所述轻掺杂区内；通过对所述凹槽位置的限制，能够有效减小所述凹槽的形成对所述半导体结构沟道区域的影响，防止沟道受损现象的出现，从而能够在保证沟道质量的前提下，提高应力层的质量，有利于改善所形成半导体结构的性能。附图说明图1至图4是一种半导体结构形成过程各个步骤对应的剖面结构示意图；图5至图17是本专利技术半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。具体实施方式由
技术介绍
可知，现有技术在将全包围栅结构引入具有应力层的晶体管时，容易出现应力层受损的问题。现结合一种半导体结构的形成过程分析其应力层受损问题的原因：参考图1至图4，示出了一种半导体结构形成过程各个步骤对应的剖面结构示意图。如图1所示，提供衬底11，所述衬底11上具有鳍部12，所述鳍部12上具有沟道叠层13，所述沟道叠层13包括牺牲层13a和位于所述牺牲层13a上的沟道层13b；在所述鳍部12和所述沟道叠层13上形成伪栅结构14。参考图2，在所述伪栅结构14两侧的所述沟道叠层13内形成掺杂的应力层15；在所述衬底11上形成层间介质层16，所述层间介质层16露出所述伪栅结构14的顶部。参考图3，去除所述伪栅结构14(如图2所示)，在所述层间介质层16内形成栅极开口17，所述栅极开口17露出所述沟道叠层13的部分顶部和部分侧壁。参考图4，去除所述栅极开口17内露出的牺牲层13a，在所述沟道层13b下方形成间隙13c。如图2所示，由于所述应力层15形成于所述伪栅结构14两侧的所述沟道叠层13和所述鳍部12内，因此所述应力层15的侧壁与所述沟道叠层13的侧壁直接相连，也就是说，所述应力层15的侧壁与所述牺牲层13a和所述沟道层13b的侧壁直接相连；所以如图4所示，去除所述栅极开口17内露出的牺牲层13a的过程中以及所述牺牲层13a被去除后，所述栅极开口17内会露出所述应力层15的侧壁(如图4中圈20内结构所示，)，从而增加了所述应力层15受损的可能，影响了所形成半导体结构的性能。而且为了获得较好质量的沟道层13b，防止沟道层13b在去除所述牺牲层13a过程中受损，所述沟道层13b的材料通常设置为Si，所述牺牲层13a的材料通常设置为SiGe；因此当所述半导体结构为PMOS晶体管时，应力层15的材料通常为SiGe；所以去除所述牺牲层13a的工艺过程，难以准确的停止在所述牺牲层13a和所述应力层15的交界处，所述应力层15在去除所述牺牲层13a的过程中可能会受到损伤，从而造成所形成半导体结构性能的退化。为解决所述技术问题，本专利技术提供一种半导体结构的形成方法在所述牺牲层和所述应力层之间设置保护层，从而防止所述牺牲层去除过程中所述应力层受到损伤，减少应力层受损现象的出现，有利于提高应力层的质量，有利于改善所形成半导体结构的性能。为使本专利技术的上述目的、特征和优点能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。参考图5至图17，示出了本专利技术半导体结构形成方法一实施例各个步骤对应的剖面结构示意图。参考图5，提供衬底110，所述衬底110上具有鳍部120，所述鳍部120上形成有沟道叠层130，所述沟道叠层130包括牺牲层131和位于所述牺牲层131上的沟道层132。所述衬底110和所述鳍部120用于为后续半导体结构的形成提供工艺操作平台；所述沟道叠层130用于为后续形成悬空间隔设置的沟道层提供工艺基础，其中，所述牺牲层131用于为后续所形成全包围栅极结构的部分占据空间位置，所形成半导体结构的沟道位于所述沟道层132内。需要说明的是，本实施例中，所述半导体结构为PMOS晶体管。本专利技术其他实施例中，所述半导体结构还可以为NMOS晶体管。本实施例中，所述衬底110材料为单晶硅。本专利技术其他实施例中，所述衬底的材料还可以选自多晶硅、非晶硅或者锗、锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本专利技术另本文档来自技高网...

【技术保护点】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上具有鳍部，所述鳍部上形成有沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；在所述沟道叠层上形成伪栅结构；在所述伪栅结构两侧的所述沟道叠层内形成开口；去除所述伪栅结构下方的部分牺牲层，在所述开口的侧壁上形成凹槽；在所述凹槽内形成保护层。

【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：提供衬底，所述衬底上具有鳍部，所述鳍部上形成有沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层；在所述沟道叠层上形成伪栅结构；在所述伪栅结构两侧的所述沟道叠层内形成开口；去除所述伪栅结构下方的部分牺牲层，在所述开口的侧壁上形成凹槽；在所述凹槽内形成保护层。2.如权利要求1所述的形成方法，其特征在于，所述保护层的材料为Si。3.如权利要求1所述的形成方法，其特征在于，所述保护层的宽度在到范围内。4.如权利要求1所述的形成方法，其特征在于，形成所述保护层的步骤包括：在所述开口内形成保护材料层，所述保护材料层至少填充于所述凹槽内；去除部分保护材料层，保留所述凹槽内的保护材料层以形成所述保护层。5.如权利要求4所述的形成方法，其特征在于，通过外延生长的方式形成所述保护材料层。6.如权利要求4或5所述的形成方法，其特征在于，所述保护材料层填充满所述凹槽，且延伸至所述开口的侧壁和底部。7.如权利要求4所述的形成方法，其特征在于，以所述伪栅结构为掩膜，通过干法刻蚀的方式去除部分保护材料层以形成所述保护层。8.如权利要求1所述的形成方法，其特征在于，还包括：形成伪栅结构之后，形成开口之前，在所述伪栅结构的侧壁上形成侧墙；所述凹槽的深度小于或等于所述侧墙的厚度。9.如权利要求1所述的形成方法，其特征在于，还包括：形成所述伪栅结构之后，形成所述开口之前，对所述伪栅结构两侧的所述沟道叠层进行轻掺杂漏注入，以形成轻掺杂区；沿所述鳍部延伸方向，所述凹槽的尺寸小于所述轻掺杂区的尺寸。10.如权利要求1所述的形成方法，其特征在于，还包括：形成所述保护层之后，在所述开口内形成应力层；形成所述应...

【专利技术属性】
技术研发人员：周飞，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路新技术研发上海有限公司，
类型：发明
国别省市：上海,31