半导体元件及其制作方法技术

本发公开一种半导体元件及其制作方法。制作半导体元件的方法为，首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一鳍状结构于第一区域以及一第二鳍状结构于第二区域，形成一图案化掩模于第二区域，之后再进行一处理制作工艺扩大第一鳍状结构，由此使第一鳍状结构的上表面不同于第二鳍状结构的上表面。

【技术实现步骤摘要】
半导体元件及其制作方法
本专利技术涉及一种制作半导体元件的方法，尤其是涉及一种扩大鳍状结构顶部的方法。
技术介绍
近年来，随着场效晶体管(fieldeffecttransistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(finfieldeffecttransistor,FinFET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(draininducedbarrierlowering,DIBL)效应，并可以抑制短通道效应(shortchanneleffect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(thresholdvoltage)也可通过调整栅极的功函数而加以调控。一般而言，半导体制作工艺在进入10纳米世代后鳍状结构的临界尺寸(criticaldimension,CD)对整个元件的效能扮演了一重要脚色。以现今制备鳍状场效晶体管的制作流程而言，设于核心区(coreregion)的鳍状结构与输入/输出区(input/outputregion)的鳍状结构最终均具有约略相同的临界尺寸。然而，由于核心区的元件通常需较大的临界尺寸来提升通道区的容量而输入/输出区则反而需要较小的临界尺寸来改善短通道效应(shortchanneleffect,SCE)，现行设计明显无法同时满足上述两个区域的需求。因此如何在现今场效晶体管的架构下改良此问题即为现今一重要课题。
技术实现思路
本专利技术一实施例公开一种制作半导体元件的方法。首先提供一基底，该基底具有一第一区域以及一第二区域，然后形成一第一鳍状结构于第一区域以及一第二鳍状结构于第二区域，形成一图案化掩模于第二区域，之后再进行一处理制作工艺扩大第一鳍状结构，由此使第一鳍状结构的上表面不同于第二鳍状结构的上表面。本专利技术又一实施例公开一种半导体元件，其主要包含一基底具有一第一区域以及一第二区域、一第一鳍状结构设于第一区域以及一第二鳍状结构设于第二区域，其中第一鳍状结构的下表面等于第二鳍状结构的下表面且第一鳍状结构的上表面不同于第二鳍状结构的上表面。附图说明图1至图6为本专利技术一实施例制作一半导体元件的方法示意图。主要元件符号说明12基底14第一区域16第二区域18第一鳍状结构20第二鳍状结构22浅沟隔离24上半部26下半部28第一栅极结构30第二栅极结构32介质层34栅极材料层36间隙壁38源极/漏极区域40接触洞蚀刻停止层42层间介电层44图案化掩模46半导体层48介质层50高介电常数介电层52功函数金属层54低阻抗金属层56第一金属栅极58第二金属栅极60凹槽具体实施方式请参照图1至图3，其中图1为本专利技术一实施例制作一半导体元件的上视图，图2左半部为图1中沿着切线AA'的剖面示意图，图2右半部为图1中沿着切线BB'的剖面示意图，图3左半部为图1中沿着切线CC'的剖面示意图，图3右半部则为图1中沿着切线DD'的剖面示意图。如图1至图3所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，并于基底上定义一第一区域14与第二区域16，其中第一区域14较佳为一后续用来制备主动元件的核心区而第二区域16则较佳为一用来连结主动元件与周边元件的输入/输出区。然后形成多个鳍状结构于基底12上，例如形成第一鳍状结构18于第一区域14以及第二鳍状结构20于第二区域16，再形成一浅沟隔离(shallowtrenchisolation,STI)22环绕第一鳍状结构18及第二鳍状结构20。在本实施例中，形成浅沟隔离22的方式可先利用一可流动式化学气相沉积(flowablechemicalvapordeposition,FCVD)制作工艺形成一氧化硅层于基底12上并完全覆盖各鳍状结构。接着利用化学机械研磨(chemicalmechanicalpolishing,CMP)制作工艺并搭配蚀刻制作工艺去除部分氧化硅层，使剩余的氧化硅层低于鳍状结构表面以形成浅沟隔离22。值得注意的是，如图3所示，部分第一鳍状结构18与第二鳍状结构20在形成介质层32的过程中可能被消耗形成二氧化硅而呈现上下不同宽度，因此形成介质层32后各第一鳍状结构18与第二鳍状结构20较佳分别定义出一上半部24以及一下半部26，其中第一区域14与第二区域16中上半部24与下半部26的交界处(如图中虚线处)较佳切齐浅沟隔离26上表面，且第一区域14与第二区域16的上半部24下表面均分别小于第一区域14与第二区域16的下半部26上表面。依据本专利技术的优选实施例，各鳍状结构较佳通过侧壁图案转移(sidewallimagetransfer,SIT)等技术制得，其程序大致包括：提供一布局图案至电脑系统，并经过适当地运算以将相对应的图案定义于光掩模中。后续可通过光刻及蚀刻制作工艺，以形成多个等距且等宽的图案化牺牲层于基底上，使其个别外观呈现条状。之后依序施行沉积及蚀刻制作工艺，以于图案化牺牲层的各侧壁形成间隙壁。继以去除图案化牺牲层，并在间隙壁的覆盖下施行蚀刻制作工艺，使得间隙壁所构成的图案被转移至基底内，再伴随鳍状结构切割制作工艺(fincut)而获得所需的图案化结构，例如条状图案化鳍状结构。除此之外，鳍状结构的形成方式又可包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中以形成鳍状结构。另外，鳍状结构的形成方式也可以先形成一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出例如包含硅锗的半导体层，而此半导体层即可作为相对应的鳍状结构。这些形成鳍状结构的实施例均属本专利技术所涵盖的范围。接着于各鳍状结构上形成至少一栅极结构或虚置栅极，例如第一栅极结构28与第二栅极结构30。在本实施例中，第一栅极结构28与第二栅极结构30的制作方式可依据制作工艺需求以先栅极(gatefirst)制作工艺、后栅极(gatelast)制作工艺的先高介电常数介电层(high-kfirst)制作工艺以及后栅极制作工艺的后高介电常数介电层(high-klast)制作工艺等方式制作完成。以本实施例的后高介电常数介电层制作工艺为例，可先依序形成一栅极介电层或介质层、一由多晶硅所构成的栅极材料层以及一选择性硬掩模于基底12上，并利用一图案化光致抗蚀剂(图未示)当作掩模进行一图案转移制作工艺，以单次蚀刻或逐次蚀刻步骤，去除部分栅极材料层与部分栅极介电层，然后剥除图案化光致抗蚀剂，以于第一鳍状结构18与第二鳍状结构20上形成由图案化的介质层32与图案化的栅极材料层34所构成的第一栅极结构28与第二栅极结构30。然后在第一栅极结构28与第二栅极结构30侧壁分别形成至少一间隙壁36，接着于间隙壁36两侧的鳍状结构以及/或基底12中形成一源极/漏极区域38及/或外延层(图未示)，并选择性于本文档来自技高网...

【技术保护点】
1.一种制作半导体元件的方法，包含：提供一基底，该基底具有第一区域以及第二区域；形成一第一鳍状结构于该第一区域以及一第二鳍状结构于该第二区域；形成一图案化掩模于该第二区域；以及进行一处理制作工艺扩大该第一鳍状结构，由此使该第一鳍状结构的上表面不同于该第二鳍状结构的上表面。

【技术特征摘要】
1.一种制作半导体元件的方法，包含：提供一基底，该基底具有第一区域以及第二区域；形成一第一鳍状结构于该第一区域以及一第二鳍状结构于该第二区域；形成一图案化掩模于该第二区域；以及进行一处理制作工艺扩大该第一鳍状结构，由此使该第一鳍状结构的上表面不同于该第二鳍状结构的上表面。2.如权利要求1所述的方法，还包含：形成一第一介质层于该第一鳍状结构及该第二鳍状结构上；形成该图案化掩模于该第二区域的该第一介质层上；去除该第一区域的该第一介质层；去除该第二区域的该图案化掩模；以及形成一第二介质层于该第一鳍状结构及该第二鳍状结构上。3.如权利要求1所述的方法，还包含：形成一第一栅极结构于该第一鳍状结构上，以及一第二栅极结构于该第二鳍状结构上；形成一层间介电层，环绕该第一栅极结构及该第二栅极结构；去除该第一栅极结构以及该第二栅极结构以形成一第一凹槽及第二凹槽；以及在形成该第一凹槽及该第二凹槽之后，形成该图案化掩模于该第二区域的该第一介质层上。4.如权利要求1所述的方法，其中各该第一鳍状结构及该第二鳍状结构包含一上半部以及一下半部，该方法包含：形成一浅沟隔离，环绕该第一鳍状结构以及该第二鳍状结构的该下半部。5.如权利要求4所述的方法，其中该第一区域的该上半部的下表面以及该第二区域的该下半部的上表面切齐该浅沟隔离的上表面。6.如权利要求4所述的方法，其中该第一区域的该上半部的下表面大于该第一区域的该下半部的上表面。7.如权利要求4所述的方法，其中该第二区域的该上半...

【专利技术属性】
技术研发人员：林俊豪，陈信宇，谢守伟，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：中国台湾,71