高电子迁移率晶体管制造技术

本发明专利技术公开一种高电子迁移率晶体管，包含：一基板；一外延叠层位于基板上，包含第一区域及环绕第一区域的第二区域；一阵列电极结构位于第一区域；以及多个第一电桥电连接至多个第二电极。阵列电极结构包含：多个第一电极位于外延叠层上，及多个第二电极位于外延叠层上并相邻于多个第一电极。多个第一电桥其中之一位于两个第二电极之间并横跨多个第一电极其中之一。

【技术实现步骤摘要】
高电子迁移率晶体管本申请是中国专利技术专利申请(申请号：201410414271.1，申请日：2014年08月21日，专利技术名称：高电子迁移率晶体管)的分案申请。
本专利技术涉及一种高电子迁移率晶体管(HEMT)，特别是涉及一种具有空桥阵列(Air-bridgematrix,ABM)电极结构的高电子迁移率晶体管。
技术介绍
氮化铝镓/氮化镓高电子迁移率晶体管为一具有发展潜力的下一代高功率元件。由于它们优越的材料特性，可以在高温高压下维持稳固的元件特性，因而在萧基二极管(Schottkybarrierdiodes,SBDs)与场效晶体管(Fieldeffecttransistors,FETs)方面特别受到瞩目。在硅基板(111)上形成氮化镓材料的技术，由于其低成本以及优越的大尺寸晶片可扩充性的特性，已经逐渐为电子元件所采用。然而，由于在高电压操作下的电流壅塞效应，应用在硅基板上的氮化镓高电子迁移率晶体管仍有明显的热效应。
技术实现思路
为解决上述问题，本专利技术提供一种高电子迁移率晶体管，包含：一基板；一外延叠层位于基板上，包含一第一区域及环绕第一区域的一第二区域；一阵列电极结构位于第一区域；以及多个第一电桥电连接至多个第二电极。阵列电极结构包含：多个第一电极位于外延叠层上及多个第二电极位于外延叠层上并相邻于多个第一电极。多个第一电桥其中之一位于两个第二电极之间并横跨多个第一电极其中之一。附图说明图1为本专利技术第一实施例的高电子迁移率晶体管的示意图；图2A为本专利技术第一实施例的高电子迁移率晶体管俯视图；图2B～图2C为本专利技术第一实施例的图2A的部分放大图；图3为本专利技术第二实施例的高电子迁移率晶体管的示意图；图4A～图4D为本专利技术实验的样本A～C的照片；图5A为本专利技术实验的样本A～C的IDS–VGS及gm–VGS特性图；图5B为本专利技术实验的样本A～C的IDS–VDS特性图。图5C为本专利技术实验的样本A～C的击穿电压(off-statebreakdown)特性图；图6A～图6C为本专利技术实验的样本A～C的热影像图。符号说明100高电子迁移率晶体管10,20小型场效晶体管101,201基板102外延叠层102s外延叠层平面103阵列电极结构1021第一半导体层1022第二半导体层1023第三半导体层1024通道层1025供应层1026顶盖层102A第一区域102B第二区域10311,10311d,10311e,10311f,20311第一电极10321,10321e,20321第二电极10331,10331e,20331,20331第三电极10313第一电极垫10323第二电极垫10333第三电极垫10311S几何图形1041,1041a第一电桥1042,1042a第二电桥10312a第一指状电极10322a第二指状电极10332a第三指状电极1032110第一边缘1033110第二边缘204导电层205绝缘体层2011凹陷区域具体实施方式本专利技术的实施例如说明与附图所示，相同或类似的部分以相同编号标示于附图或说明书之中。图1显示本专利技术第一实施例的高电子迁移率晶体管。高电子迁移率晶体管100包含多个小型场效晶体管(fieldeffecttransistor)10，其中多个小型场效晶体管10并联连接。高电子迁移率晶体管100包含：一基板101；一外延叠层102形成于基板101上；以及一阵列电极结构103形成于外延叠层102上。外延叠层102包含于基板101上依序成长的一第一半导体层1021、一第二半导体层1022、一第三半导体层1023、一通道层1024、一供应层1025，以及一顶盖层1026。基板101的材料可以选择适合作为氮化物半导体生长的材料，例如硅(Si)、碳化硅(SiC)、氮化镓(GaN)或蓝宝石(sapphire)。第一半导体层1021厚度在150～200nm之间，可为一成核层(nucleationlayer)，并包含三五族(III-V)材料，例如氮化铝(AlN)。当使用硅基板时，成核层形成在硅基板的(111)平面，并沿(0001)方向成长以减少硅基板与外延叠层晶格常数(latticeconstant)的差异，有助于提升外延叠层的品质。第二层半导体层1022厚度在700～800nm之间，可为由三五族材料组成的一梯度层(gradinglayer)或一超晶格结构(superlatticestructure)，例如一氮化铝镓(AlGaN)梯度层，或一氮化铝镓/氮化铝超晶格结构。第三半导体层1023厚度在1～4μm之间，可为以三五族材料组成的一缓冲层(bufferlayer)，例如氮化镓(GaN)材料。通道层1024厚度范围在50～300nm，形成于第三半导体层1023上，并具有一第一带隙。供应层1025厚度范围在20～50nm，形成在通道层1024上，并具有一第二带隙，第二带隙较通道层1024的第一带隙高，表示供应层1025的晶格常数比通道层1024小。在本实施例中，通道层1024包含氮化铟镓(InxGa(1-x)N)，0≦x<1，供应层1025包含氮化铝铟镓(AlyInzGa(1-z)N)，0<y<1，0≦z<1。通道层1024以及供应层1025自身形成自发性极化(spontaneouspolarization)，且因其不同晶格常数形成压电极化(piezoelectricpolarization)，进而在通道层1024及供应层1025间的异质接面产生二维电气(twodimensionelectrongas,2DEG)。特别需注意的是，通道层1024及供应层1025可为本质半导体。在其他实施例中，为了增强自发性极化与压电极化效果，并提升二维电气的浓度，通道层1024以及供应层1025可以是具有掺杂的半导体层，而掺杂的物质可为硅烷(SiH4)。顶盖层1026其厚度范围在0.1～3nm之间，形成在供应层1025上，由三五族材料组成，例如氮化镓(GaN)，以维持表面状态稳定，并避免供应层1025在制作工艺中受到表面损伤。图2A显示本专利技术第一实施例高电子迁移率晶体管的俯视图，外延叠层102具有一第一区域102A，以及一第二区域102B环绕第一区域102A。阵列电极结构103位于顶盖层1026上以及第一区域102A内，包含：多个第一电极10311；多个第二电极10321相邻于多个第一电极10311；多个第三电极10331相邻于多个第一电极10311及多个第二电极10321。在本实施例中，多个第一电极10311可为栅极(gateelectrode)，并与外延叠层102呈萧基接触(schottkycontact)；多个第二电极10321可为源极(sourceelectrode)，并与外延叠层102呈欧姆接触(ohmiccontact)；多个第三电极10331可为漏极(drainelectrode)，并与外延叠层102呈欧姆接触。第一电极垫(pad)10313，可为栅极接合垫(gatebondingpad)，以电连接至多个第一电极10311；第二电极垫10323，可为源极接合垫(sourcebondingpad)，以电连接至多个第二电极10321；以及第三电极垫10333，可为漏极接合垫(drainbondin本文档来自技高网...

【技术保护点】
1.一种高电子迁移率晶体管，其特征在于，包含：基板；外延叠层，位于该基板上；以及阵列电极结构，包含：栅极，位于该外延叠层上；多个源极，位于该外延叠层上，并相邻于该栅极；以及多个漏极相邻于该栅极；其中，栅极包含第一侧、第二侧、第三侧、以及第四侧；其中，该第一侧和该第三侧为相对侧，该第二侧和该第四侧为相对侧；其中，该多个源极包含第一源极及第二源极分别配置于该第一侧和该第三侧；以及该多个漏极包含第一漏极及第二漏极分别配置于该第二侧和该第四侧。

【技术特征摘要】
2013.08.21 US 61/868,423;2014.07.10 US 14/328,2411.一种高电子迁移率晶体管，其特征在于，包含：基板；外延叠层，位于该基板上；以及阵列电极结构，包含：栅极，位于该外延叠层上；多个源极，位于该外延叠层上，并相邻于该栅极；以及多个漏极相邻于该栅极；其中，栅极包含第一侧、第二侧、第三侧、以及第四侧；其中，该第一侧和该第三侧为相对侧，该第二侧和该第四侧为相对侧；其中，该多个源极包含第一源极及第二源极分别配置于该第一侧和该第三侧；以及该多个漏极包含第一漏极及第二漏极分别配置于该第二侧和该第四侧。2.如权利要求1所述的高电子迁移率晶体管，其中该阵列电极结构还包含第一指状电极延伸自该栅极。3.如权利要求2所述的高电子迁移率晶体管，其中该阵列电极结构更包含多个第二指状电极延伸自该第一源极及该第二源极其中之一。4.如权利要求3所述的高电子迁移率晶体管，其中该阵列电极结构还包...

【专利技术属性】
技术研发人员：邱显钦，童建凯，林恒光，杨治琟，王祥骏，
申请(专利权)人：晶元光电股份有限公司，
类型：发明
国别省市：中国台湾,71