一种半导体结构及其形成方法技术

本发明专利技术适用于半导体器件技术领域，提供了一种半导体结构及其形成方法，半导体结构包括：衬底；缓冲层，位于衬底表面；沟道层，材料为GaN晶体或InGaN晶体；阻挡层，材料为AlN晶体；厚势垒层，材料为InmAlnGa(1‑m‑n)N晶体，Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，厚度不低于10nm，在厚势垒层形成有栅电极窗口，其底部为沟道层或厚度不大于3nm的厚势垒层；薄势垒层，材料为低Al组分的InxAlyGa(1‑x‑y)N晶体，厚度约为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0，位于栅电极窗口内；栅电极，位于栅电极窗口内，侧壁和底部与薄势垒层接触。低Al组分薄势垒层外延生长时可以修复槽型栅侧壁和底部的刻蚀损伤层，减小栅介质的界面态，增强栅极可靠性，改善工艺窗口及器件成品率。

【技术实现步骤摘要】
一种半导体结构及其形成方法
本专利技术属于半导体器件
，提供了一种半导体结构及其形成方法。
技术介绍
随着现代武器装备和航空航天、核能、通信技术、汽车电子、开关电源的发展，对半导体器件的性能提出了更高的要求。作为宽禁带半导体材料的典型代表，GaN基材料具有禁带宽度大、电子饱和漂移速度高、临界击穿场强高、热导率高、稳定性好、耐腐蚀、抗辐射等特点，可用于制作高温、高频及大功率电子器件。另外，GaN还具有优良的电子特性，可以和AlGaN形成调制掺杂的AlGaN/GaN异质结构，该结构在室温下可以获得高于1500cm2/Vs的电子迁移率，以及高达3×107cm/s的峰值电子速度和2×107cm/s的饱和电子速度，并获得比第二代化合物半导体异质结构更高的二维电子气密度，被誉为是研制微波功率器件的理想材料。因此，基于AlGaN/GaN异质结的微波功率器件在高频率、高功率的无线通信、雷达等领域具有非常好的应用前景。典型AlGaN/GaNHEMT器件结构的主要工作部分是位于AlGaN/GaN异质结界面处的二维电子气(2DEG)，因为它几乎不受电离杂质散射的作用，因而具有较高的面浓度和电子迁移率。它的工作原理是通过改变栅电压的大小来调控异质结界面处的2DEG密度，从而改变源漏电流。Y.Okamoto等人报道了带有调制场板的凹栅型AlGaN/GaNHFET，凹栅极技术使得器件的阈值电压从-4.2V增加到-1.7V，W.Saito等人提出了凹栅极结构的增强型AlGaN/GaNHFET，通过刻蚀AlGaN势垒层，实现了+1V的阈值电压，并且可以获得较低的比导通电阻4mΩ·cm2，耐压值为435V。但是，在AlGaN势垒层上刻蚀凹槽，一方面对AlGaN势垒层存在损伤，且经刻蚀后的势垒层表面缺陷较多，影响器件可靠性，另一方面对刻蚀后凹槽内剩余的AlGaN势垒层的厚度均匀性和一致性要求很高，要求剩余约3～5nm的厚度，对外延和刻蚀工艺的一致性和重复性提出了严苛的要求。这两方面的因素导致凹槽栅型GaNHEMT器件存在增强型阈值偏低、阈值不稳定、可靠性较差等问题，且刻蚀工艺难以控制，工艺窗口窄，成品率不高，不利于规模化生产。
技术实现思路
本专利技术的目的旨在至少解决上述技术缺陷之一，特别是解决凹槽栅技术在对AlGaN势垒层刻蚀凹槽时引起的AlGaN势垒层的刻蚀损伤和表面缺陷，以及刻蚀工艺窗口窄，难以规模化生产等相关问题。为达到上述目的，本专利技术一方面提出一种半导体结构，该半导体结构从下至上依次包括：衬底；缓冲层，位于所述衬底表面上；沟道层，所述沟道层材料为GaN晶体或InGaN晶体；阻挡层，所述阻挡层材料为AlN晶体；厚势垒层，所述厚势垒层材料为InmAlnGa(1-m-n)N晶体，且Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，所述厚势垒层厚度不低于10nm，在所述厚势垒层形成有栅电极窗口，所述栅电极窗口的底部为所述沟道层或厚度不大于3nm的厚势垒层；薄势垒层，所述薄势垒层为低Al组分的InxAlyGa(1-x-y)N晶体，厚度约为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0，位于所述栅电极窗口内覆盖该凹栅槽的侧壁及底部；栅电极，所述栅电极位于栅电极窗口内，侧壁和底部与薄势垒层接触。在本专利技术的一个实施例中，所述半导体结构还包括：分别位于所述栅电极窗口两侧的源电极窗口和漏电极窗口，所述源电极窗口及所述漏电极窗口的底部为所述沟道层或厚度不大于3nm的厚势垒层；位于所述源电极窗口和漏电极窗口内的薄势垒层；分别位于所述源电极窗口和漏电极窗口内、且侧壁及底部与薄势垒层接触的源电极和漏电极。在本专利技术的一个实施例中，所述半导体结构还包括：栅介质层，所述栅介质层位于所述薄势垒层和所述栅电极之间。在本专利技术的一个实施例中，所述薄势垒层延伸到栅电极窗口两侧的厚势垒层上表面。在本专利技术的一个实施例中，所述半导体结构还包括：钝化层，所述钝化层位于源电极与栅电极之间、漏电极与栅电极之间的薄势垒层或厚势垒层上。在本专利技术的一个实施例中，所述薄势垒层为N型导电晶体。在本专利技术的一个实施例中，所述缓冲层为AlN层、Al组分渐变的AlGaN层、AlN/AlGaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。在本专利技术的一个实施例中，所述缓冲层中与沟道层相邻的部分为高阻层，所述高阻层为具有高电阻率的GaN层、AlN/GaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。在本专利技术的一个实施例中，所述栅介质层为SiO2单层、Al2O3单层、Sc2O3单层、HfO2单层、Ta2O5单层、ZnO单层、氮化硅单层、氮氧化硅单层中的一种或多种复合叠层。在本专利技术的一个实施例中，所述钝化层为SiN或AlN材料。本专利技术实施例另一方面还提出了一种半导体结构的形成方法，该半导体结构的形成方法包括如下步骤：步骤S0、提供衬底；步骤S1、在所述衬底上依次外延生长缓冲层、材料为GaN晶体或InGaN晶体的沟道层、材料为AlN晶体的阻挡层、以及厚势垒层，所述厚势垒层材料为InmAlnGa(1-m-n)N晶体，且Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，所述厚势垒层厚度不低于10nm；步骤S2、对厚势垒层进行刻蚀，刻蚀至沟道层或距沟道层不大于3nm的厚势垒层之处，形成栅电极窗口；步骤S3、在栅电极窗口内形成薄势垒层，所述薄势垒层为低Al组分的InxAlyGa(1-x-y)N晶体，厚度约为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0；步骤S4、在栅电极窗口的薄势垒层上形成栅电极。在本专利技术的一个实施例中，在步骤S3之后，在步骤S4之前还包括：步骤S31、在所述薄势垒层上形成栅介质层。在本专利技术的一个实施例中，在步骤S2中，刻蚀厚势垒层形成栅电极窗口的同时，刻蚀栅电极两侧的部分区域形成源电极窗口及漏电极窗口，源电极窗口及漏电极窗口的底部为沟道层或距沟道层不大于3nm的厚势垒层；在步骤S3中，在栅电极窗口内形成薄势垒层的同时，在源电极窗口及漏电极窗口内也形成薄势垒层；在步骤S4中，在形成栅电极之前或之后，在源电极窗口及漏电极窗口内的薄势垒层上分别形成源电极及漏电极。在本专利技术的一个实施例中，所述缓冲层为AlN层、Al组分渐变的AlGaN层、AlN/AlGaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。在本专利技术的一个实施例中，所述缓冲层中与沟道层相邻的部分为高阻层，所述高阻层为具有高电阻率的GaN层、AlN/GaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。在本专利技术的一个实施例中，所述薄势垒层由金属有机物化学气相沉积技术或原子层沉积技术形成。在本专利技术的一个实施例中，所述栅介质层为SiO2单层、Al2O3单层、Sc2O3单层、HfO2单层、Ta2O5单层、ZnO单层、氮化硅单层、氮氧化硅单层中的一种或多种复合叠层。本专利技术实施例中的GaNHEMT器件在厚势垒层之上外延生长低Al组分薄势垒层具有如下有益效果：1、通常凹槽栅结构的GaNHEMT器件在进行槽栅刻蚀时，要严格控制由于刻蚀引起的材料损伤，而GaN无损伤刻蚀的工艺控制难度大；利用外本文档来自技高网...

【技术保护点】
1.一种半导体结构，其特征在于，所述半导体结构从下至上依次包括：衬底；缓冲层，位于所述衬底表面上；沟道层，所述沟道层材料为GaN晶体或InGaN晶体；阻挡层，所述阻挡层材料为AlN晶体；厚势垒层，所述厚势垒层材料为InmAlnGa(1‑m‑n)N晶体，且Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，所述厚势垒层厚度不低于10nm，在所述厚势垒层形成有栅电极窗口，所述栅电极窗口的底部为所述沟道层或厚度不大于3nm的厚势垒层；薄势垒层，所述薄势垒层为低Al组分的InxAlyGa(1‑x‑y)N晶体，厚度约为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0，位于所述栅电极窗口内，覆盖栅电极窗口的侧壁及底部；栅电极，所述栅电极位于栅电极窗口内，侧壁和底部与薄势垒层接触。

【技术特征摘要】
1.一种半导体结构，其特征在于，所述半导体结构从下至上依次包括：衬底；缓冲层，位于所述衬底表面上；沟道层，所述沟道层材料为GaN晶体或InGaN晶体；阻挡层，所述阻挡层材料为AlN晶体；厚势垒层，所述厚势垒层材料为InmAlnGa(1-m-n)N晶体，且Al组分的摩尔含量0.80≥n≥0.15，In组分的摩尔含量0.45≥m≥0，所述厚势垒层厚度不低于10nm，在所述厚势垒层形成有栅电极窗口，所述栅电极窗口的底部为所述沟道层或厚度不大于3nm的厚势垒层；薄势垒层，所述薄势垒层为低Al组分的InxAlyGa(1-x-y)N晶体，厚度约为0.5～5nm，Al组分的摩尔含量0.15≥y≥0.01，In组分的摩尔含量0.3≥x≥0，位于所述栅电极窗口内，覆盖栅电极窗口的侧壁及底部；栅电极，所述栅电极位于栅电极窗口内，侧壁和底部与薄势垒层接触。2.如权利要求1所述半导体结构，其特征在于，所述半导体结构还包括：分别位于所述栅电极窗口两侧的源电极窗口和漏电极窗口，所述源电极窗口及所述漏电极窗口的底部为所述沟道层或厚度不大于3nm的厚势垒层；位于所述源电极窗口和漏电极窗口内的薄势垒层；分别位于所述源电极窗口和漏电极窗口内、且侧壁及底部与薄势垒层接触的源电极和漏电极。3.如权利要求1或2所述半导体结构，其特征在于，所述半导体结构还包括：栅介质层，所述栅介质层位于所述薄势垒层和所述栅电极之间。4.如权利要求1所述半导体结构，其特征在于，所述薄势垒层延伸到栅电极窗口两侧的厚势垒层上表面。5.如权利要求1或4所述半导体结构，其特征在于，所述半导体结构还包括：钝化层，所述钝化层位于源电极与栅电极之间、漏电极与栅电极之间的薄势垒层或厚势垒层上。6.如权利要求1所述半导体结构，其特征在于，所述薄势垒层为N型导电晶体。7.如权利要求1所述半导体结构，其特征在于，所述缓冲层为AlN层、Al组分渐变的AlGaN层、AlN/AlGaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。8.如权利要求1或2所述半导体结构，其特征在于，所述缓冲层中与沟道层相邻的部分为高阻层，所述高阻层为具有高电阻率的GaN层、AlN/GaN叠层、AlGaN/GaN叠层中的一种或者几种的组合。9.如权利要求3所述半导体结构，其特征在于，所述栅介质层为SiO2单层、Al2O3单层、Sc2O3单层、HfO2单层、Ta2O5单层、ZnO单层、氮化硅单层、氮氧化硅单层中的一种或多种复合叠层。1...

【专利技术属性】
技术研发人员：乔彦聪，程海英，王敬，宋东波，
申请(专利权)人：芜湖启迪半导体有限公司，清华大学，
类型：发明
国别省市：安徽,34