用于限定垂直晶体管器件中的沟道区的方法技术

揭示了一种用于限定垂直晶体管器件中的沟道区的方法。该方法包括在衬底上提供由第一层(501)、第二层(502)和第三层(503)的堆叠形成的鳍(504、505、506)，其中第二层被置于第一层以上，并且第三层被置于第二层以上，选择性地在该鳍的第一和第三层的侧壁上形成电介质(507)，以及形成用于接触第二层的侧壁的栅极接触层(509)。第一和第三层分别限定垂直晶体管器件的源极和漏极区，第二层限定垂直晶体管器件的沟道区，并且第一和第三层的侧壁上的电介质将源极和漏极区与栅极接触层电隔离。

A Method for Limiting Channel Zones in Vertical Transistor Devices

A method for defining the channel region in vertical transistor devices is disclosed. The method includes providing fins (504, 505, 506) formed by stacking of the first layer (501), the second layer (502) and the third layer (503) on the substrate, in which the second layer is placed above the first layer and the third layer is placed above the second layer, selectively forming dielectrics (507) on the side walls of the first and third layers of the fin, and forming the fins (504, 505, 506). A grid contact layer (509) for contacting the side wall of the second layer. The first and third layers respectively define the source and drain regions of vertical transistor devices, and the second layer defines the channel regions of vertical transistor devices. The dielectrics on the side walls of the first and third layers electrically isolate the source and drain regions from the gate contact layer.

【技术实现步骤摘要】
用于限定垂直晶体管器件中的沟道区的方法
本专利技术的概念涉及一种用于限定晶体管器件中的沟道区的方法。
技术介绍
争取提供具有减小的存储器位单元和增加的电路密度的较小集成电路。最近已经朝垂直晶体管进行了开发，垂直晶体管可能提供比基于先前晶体管的设计甚至更小的布局面积。实现当前和未来的缩放的晶体管类型是具有基于纳米线沟道的晶体管，诸如垂直纳米线场效应晶体管(FET)。由于垂直定向的沟道结构，栅极长度不由横向线宽而是由该层的垂直厚度来限定。此类晶体管尤其允许减小的栅极长度，同时使与平面器件相关联的短沟道效应问题最小化。此外，垂直晶体管器件的源极区和漏极区相对于彼此垂直放置。出于这些原因，以及其它，垂直晶体管器件实现了密集器件集成。然而，制造垂直晶体管可能是相当复杂和昂贵的工艺。由此，需要用于制造此类晶体管器件的改善方法。
技术实现思路
本专利技术的概念的目的是为了提供一种用于限定晶体管器件中的沟道区的改进方法。从以下可以理解更多和替代目标。根据本专利技术概念的一方面，提供了一种限定垂直沟道器件中的沟道区的方法，该方法包括：在衬底上提供由第一层、第二层和第三层的堆叠形成的鳍，其中第二层位于第一层以上并且第三层位于第二层以上；选择性地在鳍的第一和第三层的侧壁上形成电介质；以及形成用于接触第二层的侧壁的栅极接触层；其中：第一和第三层分别限定垂直晶体管器件的源极区和漏极区；第二层限定垂直晶体管器件的沟道区；以及第一和第三层的侧壁上的电介质将源极和漏极区与栅极接触层电隔离。本专利技术的概念实现一种用于垂直对准晶体管器件中的沟道区的方法。这是通过以下来进行的：选择性地在鳍的源极和漏极区的侧壁上形成电介质，从而接触由第二层的表面侧壁限定的沟道区的栅极接触层可与源极和漏极区电隔离。电介质的选择性沉积因此允许栅极接触层在沟道区处的自对准，这简化了器件的处理。该方法因此可有利地被应用于形成垂直晶体管。该方法可以特别有利地被用来形成包括互补金属氧化物半导体(CMOS)，特别是静态随机存取存储器单元(SRAM单元)的电路系统。鳍可被理解为至少沿其长度的一部分可在直线中延伸并且呈现均匀宽度的特征。鳍例如可通过蚀刻包括多层的堆叠结构来形成，从而所得到的鳍是多层结构。鳍的宽度以及相邻鳍之间的最小距离可使用多种图案化技术，诸如自对准双图案化(SADP)或四重图案化(SAQP)来限定。藉由层的“堆叠”由此意指例如在垂直方向上被安排在彼此上方或顶部的层。在诸如层、层面或其它元件之类的第一特征“上”形成层、层面或其它元件由此意指在垂直方向上在第一特征上形成第二特征。藉由垂直晶体管器件由此意指源极和漏极区被安排在彼此以上的晶体管器件。作为在垂直方向上流动的电流，该器件可被认为形成垂直晶体管器件。藉由术语“接触层”由此意指与其它层处于电接触的层，例如经由电场不直接接触或者藉由欧姆接触直接接触。在本申请的上下文中，术语“栅极接触层”或者“栅极层面”可指包括导电路径的结构，该导电路径通过电隔离材料或电介质彼此分开。还可被称为栅极线的导电路径可在鳍的侧壁上在鳍之间以及在鳍上延伸。由此，将领会，术语“层”或“层面”并不限于平面结构或导电材料。相反，它可包括在不同垂直层面上延伸并且彼此电隔离的栅极线。术语“沟道”或“沟道区”可指晶体管结构的安排在源极与漏极区之间的功能部件，并且电流可通过该功能部件在晶体管器件处于其导通状态时流动。此外，术语“栅极”、“栅极接触”、或“栅极电极”可指栅极接触层或栅极线的安排在沟道区处的部分，并且晶体管器件的导电状态可通过该部分来控制。由此，栅极接触可指栅极接触层的与鳍的第二层的(诸)侧壁(即，由鳍形成的晶体管器件的沟道区)接触的部件。将领会，栅极电极可被安排在鳍的仅一侧上，或者在两侧上。此外，在鳍已经形成在柱中的情况下，栅极电极也可被安排在该柱的其余侧壁的一者或两者上。在栅极电极被安排成围绕柱的情况下，晶体管器件可被称为环栅晶体管。藉由术语“选择性地形成”意指导致在第一和第三层的侧壁上，但是不在鳍的第二层上形成电介质的过程。由此，结果所得的结构允许由后续添加的栅极接触层来接触沟道区，同时源极和漏极区保持与栅极接触层电隔离。选择性的形成可在单个过程中执行，或者藉由多个处理步骤来执行。以下将进一步详细地讨论不同的例示实施例。电介质的沉积的选择性可例如通过形成材料的第二层的侧壁来实现，与其它层的侧壁材料相比，该材料较不易于形成(或接收或构造)电介质。例如，这可通过组合具有不同氧化速率的两种材料来进行，从而在某些条件下，第一和第三层的材料可形成比第二层的材料厚的多的氧化层。因此，诸如举例而言与氧化物形成过程期间的温度和压力有关的环境或过程参数之类的条件可被选择成使得与鳍的第二层的氧化速率相比，增加第一与第三层的氧化速率之间的比率。此外，应领会，在某些电介质材料也被沉积在第二层的侧壁上的情况下，它可在后续处理步骤中被移除。该移除可以是选择性的，从而从第二层但不从第一和第三层中移除电介质，或者均匀地移除电介质。在移除是均匀的情况下，电介质可在第一和第三层处形成更厚的层，从而允许在从第二层中移除电介质之后，至少一些电介质保留在第一和第三层上。由此，根据一实施例，选择性地形成电介质的步骤可包括在一温度和压力下氧化第一、第二和第三层，该温度和压力被选择成使得在第一和第三层上提供比在第二层上更厚的电介质。为了移除已经形成的电介质，即使以低得多的速率，在第二层的侧壁上，可增加蚀刻电介质以暴露第二层的侧壁的后续步骤，从而电介质中的至少一些电介质保留在第一和第三层上以将源极和漏极区与栅极接触层隔离。电介质于此可指特定氧化物。由此，在特定温度和/或压力下，各层上的不同材料以不同速度氧化。通过选择温度和/或压力从而以比第二层上更高的速率在第一和第三层上形成电介质，该电介质在各侧壁上得到不同的厚度。例如，第二层可一无所获或者得到非常薄的层，而第一和第三层可得到相比第二层较厚的层。实现这些不同的厚度可被视为选择性沉积。在一个示例中，第一和第三层可由硅锗SiGe形成而第二层可由硅Si形成。因此，SiGe可在相同温度和/或压力下，以与Si层相比更高的速率氧化。选择性地形成电介质的替换或附加示例可以是功能化(或制备)各层的表面从而与第二层的(诸)侧壁表面相比，电介质在第一和第三层的侧壁表面上更快地生长。功能化的示例可包括原子层沉积(ALD)以增强在第一和第三层的侧壁表面上的沉积，或者ALD或化学汽相沉积(CVD)以禁止第二层的侧壁表面的成核。鳍的侧壁表面的功能化的其它示例可以利用亲水性-H键与疏水性-O-H键以实现形成电介质中的选择性。在另一实施例中，该方法可包括在形成栅极接触层之前在第二层的至少一个侧壁上形成栅极氧化堆叠的步骤。栅极氧化物堆叠允许场效应晶体管(FET)。栅极氧化物可以是高k电介质(具有高电介质常数k)。使用高k材料允许在没有相关联的漏泄效应的情况下增加的栅极电容。根据一个实施例，可提供至少两个平行的鳍。此外，栅极接触层可包括至少三个平行的栅极线，其中每个栅极线可与其它隔离并且相对于至少两个鳍在正交方向上在两个鳍上延伸。由此，各鳍可以是平行的，其中栅极接触层可由与鳍正交地延伸的平行栅极线形成。每个栅极线遵循鳍的轮廓，即被安排在各鳍上、沿鳍的侧壁安排并在相邻本文档来自技高网...

【技术保护点】
1.一种用于限定垂直晶体管器件中的沟道区的方法，所述方法包括：在衬底上提供由第一层(501)、第二层(502)和第三层(503)的堆叠形成的鳍(504、505、506)，其中所述第二层位于第一层以上并且所述第三层位于所述第二层以上；选择性地在所述鳍的所述第一层和所述第三层的侧壁上形成电介质(507)；以及形成用于接触所述第二层的侧壁的栅极接触层(509)；其中：所述第一层和所述第三层分别限定所述垂直晶体管器件的源极和漏极区；所述第二层限定所述垂直晶体管器件的沟道区；以及所述第一层和所述第三层的所述侧壁上的所述电介质将所述源极和漏极区与所述栅极接触层电隔离。

【技术特征摘要】
2017.05.15 EP 17171130.21.一种用于限定垂直晶体管器件中的沟道区的方法，所述方法包括：在衬底上提供由第一层(501)、第二层(502)和第三层(503)的堆叠形成的鳍(504、505、506)，其中所述第二层位于第一层以上并且所述第三层位于所述第二层以上；选择性地在所述鳍的所述第一层和所述第三层的侧壁上形成电介质(507)；以及形成用于接触所述第二层的侧壁的栅极接触层(509)；其中：所述第一层和所述第三层分别限定所述垂直晶体管器件的源极和漏极区；所述第二层限定所述垂直晶体管器件的沟道区；以及所述第一层和所述第三层的所述侧壁上的所述电介质将所述源极和漏极区与所述栅极接触层电隔离。2.如权利要求1所述的方法，其特征在于，选择性地形成所述电介质的所述步骤包括：以一温度和压力氧化所述第一层、所述第二层和所述第三层，所述温度和压力被选择成使得在所述第一层和所述第三层上提供比在所述第二层上更厚的电介质；并且其后蚀刻所述电介质以暴露所述第二层的所述侧壁从而所述电介质的至少一些电介质保留在所述第一层和所述第三层上。3.如权利要求1或2中任一项所述的方法，其特征在于，所述方法进一步包括在形成所述栅极接触层之前，在所述第二层的所述侧壁上形成栅极氧化物堆叠(509)的步骤。4.如先前权利要求中任一项所述的方法，其特征在于，包括提供至少两个平行的鳍，其中：所述栅极接触层包括至少三个平行栅极线(710)，所述栅极线彼此隔离并且与所述至少两个鳍正交；以及每个鳍包括用于形成N型晶体管器件的第一垂直区，和用于形成P型晶体管器件的第二垂直区。5....

【专利技术属性】
技术研发人员：J·雷恰特，堀口直人，D·莫库塔，T·胡耶恩　鲍，
申请(专利权)人：IMEC非营利协会，布鲁塞尔自由大学，
类型：发明
国别省市：比利时,BE