晶体管制造技术

本实用新型专利技术提供了一种晶体管。该晶体管（100）包括：半导体衬底（102）；形成在所述半导体衬底上的栅极电介质（104）；形成在所述栅极电介质上的栅极（106）；位于所述栅极电介质下方的沟道区（112）；位于所述半导体衬底中、且分别在所述沟道区两侧的源区（108）和漏区（110），其中至少所述源区和漏区之一包含毗邻所述沟道区、在垂直于所述半导体衬底的表面的方向上排列的一组位错（101），该组位错包含至少两个位错。

【技术实现步骤摘要】
【国外来华专利技术】
本技术涉及半导体器件制造领域，尤其涉及一种晶体管。
技术介绍
通常，集成电路包含形成在衬底上的NMOS (η型金属-氧化物-半导体)晶体管和PMOS (P型金属-氧化物-半导体)晶体管的组合。集成电路的性能与其所包含的晶体管的性能有直接关系。因此，希望提高晶体管的驱动电流以增强其性能。美国专利申请No. 20100038685Α公开了一种晶体管，在该晶体管的沟道区与源/漏区之间形成位错，这种位错产生拉应力，该拉应力提高了沟道中的电子迁移率，由此晶体管的驱动电流得以增加。图12a_12c示出了这种位错的形成。在图12a中，对已经形成了栅极电介质2和栅极3的半导体衬底I进行硅注入，从而形成非晶区域，如图中阴影部分所 示。在图12b中，对该半导体衬底I进行退火，使得非晶区域再结晶，在再结晶过程中，水平方向和竖直方向上的两个不同的晶体生长前端相遇，如图中箭头所示，从而形成了图12c所示的位错。
技术实现思路
本技术的目的是提供一种晶体管以及一种晶体管的制造方法。本技术的制造晶体管的方法包括如下步骤在半导体衬底上形成栅极电介质；在所述栅极电介质上形成栅极；对位于所述衬底中且分别在所述栅极两侧的所述半导体衬底的第一区和第二区进行第一离子注入步骤，该第一离子注入步骤的注入深度为第一深度；在该第一离子注入步骤之后进行退火，使得在所述第一区和第二区中均形成位错;对所述第一区和第二区之一或二者执行第二离子注入步骤，该第二离子注入步骤的注入深度为第二深度，该第二深度小于第一深度；以及在该第二离子注入步骤之后进行退火，使得在所述第一区和第二区中均形成位错。根据本技术的晶体管制造方法，通过在源区和漏区进行不同深度的非晶化-结晶步骤，能够毗邻沟道区形成更多的位错，更多的位错可导致更多的拉应力作用于沟道，从而使增强沟道区的电子迁移率成为可能。本技术的晶体管包括半导体衬底；形成在所述半导体衬底上的栅极电介质；形成在所述栅极电介质上的栅极；位于所述栅极电介质下方的沟道区；位于所述半导体衬底中、且分别在所述沟道区两侧的源区和漏区，其中至少所述源区和漏区之一包含毗邻所述沟道区、在垂直于所述半导体衬底的表面的方向上排列的一组位错，该组位错包含至少两个位错；其中所述位错对位于源区和漏区之间的沟道区施加拉应力，使得所述沟道区的电子迁移率增加。根据本技术的晶体管由于毗邻沟道区具有更多的位错，因 此作用在沟道区的拉应力可以得到增强，沟道区的电子迁移率也可以得以进一步增加。本技术的其它方面和优点将在以下结合附图更详细地描述。附图说明图I示出了根据本技术第一实施方式的晶体管的示意图。图2a_d是根据本技术的第一实施方式制造晶体管的方法步骤的示意图图3示出了根据本技术的第二实施方式的晶体管的示意图。图4示出了根据本技术的第二实施方式的晶体管的制造方法的步骤之一的示意图。图5示出根据本技术的第三实施方式的变型的晶体管的示意图。图6示出了根据本技术的第四实施方式的晶体管的制造方法的步骤之一的示意图。图7示出了根据本技术的第四实施方式的晶体管的示意图。图8示出了根据本技术的第四实施方式的一个变型的晶体管的制造方法的步骤之一的示意图。图9示出了根据本技术的第四实施方式的一个变型的晶体管的示意图。图10示出了根据本技术的第四实施方式的另一个变型的晶体管的制造方法的步骤之一的示意图。图11示出了根据本技术的第四实施方式的另一个变型的晶体管的示意图。图12a_c示出了现有技术中位错的形成。具体实施方式以下结合附图描述本技术的优选实施例。附图是示意性的并未按比例绘制，且只是为了说明本技术的实施例而并不意图限制本技术的保护范围。贯穿附图相同的附图标记表示相同或相似的部件。为了使本技术的技术方案更加清楚，本领域熟知的工艺步骤及器件结构在此省略。<第一实施方式>图I示出了根据本技术第一实施方式的晶体管的示意图。如图I所示，晶体管100包括半导体衬底102、形成在所述半导体衬底102上的栅极电介质104、形成在所述栅极电介质104上的栅极106、分别位于栅极106两侧的源区108和漏区110、以及沟道区112，所述沟道区112位于源区108和漏区110之间且在栅极电介质104下方。在图I所示的晶体管100中，所述源区108和漏区110都包含毗邻所述沟道区112、在垂直于所述半导体衬底的表面的方向上排列的一组位错，每组位错包含两个位错101。所述位错对沟道区112施加拉应力(如图中箭头所示)，这种拉应力使得沟道区的电子迁移率增加。相比于现有技术，本技术毗邻沟道区形成了更多数量的位错，使得作用于沟道区112的拉应力得以增强，从而进一步提高沟道区112的电子迁移率成为可能。此外，晶体管100还包括形成在栅极电介质104和栅极106侧面的侧墙以及源极和漏极接触等，由于这些结构对于本领域技术人员而言是熟知的，因此并未在附图中示出以及详细描述。接下来，参照图2a_d描述根据第一实施方式的晶体管制造方法。如图2a所示，在半导体衬底102上形成栅极电介质104和栅极106。接下来，如图2b所示，对位于所述半导体衬底102中且分别在所述栅极106两侧的所述半导体衬底的第一区108和第二区110进行第一离子注入步骤，由此在所述第一区108和第二区110中形成非晶区，如图中阴影部分所示，该第一离子注入步骤的注入深度为第一深度dl。所述第 一区108和第二区110分别是要形成晶体管的源和漏的区域，或者分别是已经通过执行离子注入形成了晶体管的源和漏的区域。在图2b所示的步骤之后执行退火，使得非晶区再结晶。在再结晶过程中，不同的晶体生长前端相遇，从而在所述第一区108和第二区110中形成位错，如图2c所示，所述位错毗邻位于所述栅极电介质104下方的要形成导电沟道的区域。接下来，对图2c所示的结构进行第二离子注入步骤，以形成非晶区，如图2d所示，该第二离子注入步骤的注入深度为第二深度d2，d2小于dl。可以通过调节离子注入能量和剂量来控制离子注入深度。然后，对图2d所示的结构进行退火，从而得到如图I所示的结构。<第二实施方式>图3示出了根据本技术的第二实施方式的晶体管的示意图。图3所示晶体管200与图I所示晶体管100的区别在于，所述源区108和漏区110中的每一个均包括毗邻沟道区112、在垂直于半导体衬底102的表面的方向上排列的一组三个位错。相应地，与制造晶体管100的方法相比较，本实施方式中制造晶体管200的方法还包括对所述第一区108和第二区110执行第三离子注入步骤，该第三离子注入的深度d3小于上述第二深度d2，如图4所示。虽然图3示出了源区108和漏区110中的每组位错包括三个位错。但是本技术不限于此，源区108和漏区110中的每组位错还可以包括更多的位错，相应地，通过执行更多个注入深度不同的离子注入步骤来形成所述更多的位错，其中在后离子注入步骤的注入深度小于先前离子注入步骤的注入深度。根据本实施方式，可以根据需要毗邻沟道区形成更多数目的位错，更进一步增强了作用于沟道区的拉应力，相应地，沟道区的电子迁移率进一步增加也成为可能。<第三实施方式>本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】2010.10.29 CN 201010532062.9限定的本实用新型的范围内。权利要求1.一种晶体管，包括 半导体衬底； 形成在所述半导体衬底上的栅极电介质； 形成在所述栅极电介质上的栅极； 位于所述栅极电介质下方的沟道区； 位于所述半导体衬底中...

【专利技术属性】
技术研发人员：尹海洲，朱慧珑，骆志炯，
申请(专利权)人：中国科学院微电子研究所，
类型：
国别省市：