半导体器件及其制造方法技术

本发明专利技术提供一种半导体器件及其制造方法，通过在第一侧墙的侧壁以及第一侧墙底部的半导体衬底的部分侧壁上形成第二侧墙，从而可以避免金属栅极叠层结构到源/漏区间的缺陷穿通问题，避免栅极到源/漏区的漏电，通过第二侧墙和第一侧墙的厚度叠加，可以增加栅极到源/漏区之间的绝缘层厚度，避免栅极诱导漏电，提高器件可靠性。

Semiconductor Devices and Their Manufacturing Methods

The invention provides a semiconductor device and a manufacturing method thereof. By forming a second side wall on the side wall of the first side wall and part of the side wall of the semiconductor substrate at the bottom of the first side wall, the defect penetration problem from the metal gate stacking structure to the source/drain region can be avoided, and the leakage from the gate to the source/drain region can be avoided. The thickness of the side wall and the first side wall can increase the thickness of the insulation layer from the gate to the source/drain region, avoid grid-induced leakage and improve the reliability of the device.

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及集成电路制造
，尤其涉及一种半导体器件及其制造方法。
技术介绍
在45nm技术节点及以上的MOS晶体管工艺中，一般都是采用二氧化硅作为栅氧化层，采用多晶硅作为栅极材料。随着半导体器件几何尺寸的进一步缩小，栅氧化层厚度也随着减小，这将带来越来越高的栅漏电流。在32nm技术节点及以下，已经大规模地采用高K介质/金属栅(HKMG)结构来代替栅氧化层/多晶硅栅极结构作为解决方案，由此减轻多晶硅栅极结构的耗尽效应(即掺杂剂从多晶硅栅极结构扩散)，并控制泄漏电流，从而确保高度集成的半导体器件的电性能。现有的高K介质/金属栅极(HKMG)结构通常由“替代栅极”工艺形成，即在栅氧化层/多晶硅伪栅极结构的位置，以高K介质/金属栅极结构替换。这种替代栅极工艺中，高K介质/金属栅极结构底部和源/漏区之间很容易存在损伤缺陷，甚至空洞缺陷，造成栅极漏电，甚至器件失效。
技术实现思路
本专利技术的目的在于一种半导体器件及其制造方法，能够避免去除伪栅的刻蚀工艺造成源/漏区和栅极间的穿通，避免栅极到源/漏区的漏电，提高器件的可靠性。为了实现上述目的，本专利技术提供一种半导体器件的制造方法，包括以下步骤：提供半导体衬底，在所述半导体衬底表面上依次形成伪栅极层和具有栅极图案的图形化掩膜层；以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀，以形成伪栅极；在所述伪栅极的侧壁上形成第一侧墙；以所述第一侧墙和所述伪栅极为掩膜，刻蚀部分厚度的所述半导体衬底；在所述第一侧墙的侧壁上以及所述第一侧墙底部的半导体衬底的部分侧壁上形成第二侧墙；至少去除所述第二侧墙所围区域中的伪栅极，形成栅极开口；在所述栅极开口中依次形成高K栅介质层以及金属栅电极层，以形成金属栅极叠层结构。可选的，所述第二侧墙的厚度不大于所述第一侧墙的厚度。可选的，所述第一侧墙的厚度为2nm～8nm，所述第二侧墙的厚度为2nm～6nm。可选的，所述第一侧墙和所述第二侧墙的材料分别选自氧化硅、氮化硅和氮氧化硅中的至少一种。可选的，在形成第二侧墙之后或者形成所述金属栅电极层之后，对所述第二侧墙外侧的半导体衬底进行源/漏区离子注入，以形成源/漏区；或者，先对所述第二侧墙外侧的半导体衬底进行刻蚀，以形成源漏沟槽，然后在所述源/漏区沟槽中进行源/漏区半导体材料外延生长，以形成源/漏区。可选的，在所述半导体衬底上形成伪栅极层之前，还在所述半导体衬底表面上形成伪栅介质层；以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀时，刻蚀所述伪栅极层至所述伪栅介质层表面或所述伪栅介质层中，或者刻蚀所述伪栅极层以及所述伪栅介质层至所述半导体衬底表面；至少去除所述第二侧墙所围区域中的伪栅极时，还去除所述伪栅介质层。可选的，所述半导体衬底表面上具有多个鳍片，相邻鳍片之间具有表面低于所述鳍片的器件隔离结构，形成的所述伪栅极层覆盖在所述多个鳍片和器件隔离结构上方；以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀时，在所述多个鳍片的表面上以及相邻鳍片之间的器件隔离结构的表面上剩余的伪栅极层连为一体，形成所述伪栅极。可选的，以所述第一侧墙和所述伪栅极为掩膜，刻蚀部分厚度的所述半导体衬底时，刻蚀所述器件隔离结构的厚度大于刻蚀所述鳍片的厚度。可选的，刻蚀所述器件隔离结构的厚度为5nm～15nm，刻蚀所述鳍片的厚度为1nm～6nm。可选的，在形成所述伪栅极之后，还以所述伪栅极为掩膜，对所述伪栅极两侧的半导体衬底进行LDD(轻掺杂漏区)离子注入。可选的，在至少去除所述第二侧墙所围区域中的伪栅极，形成栅极开口之前，在所述半导体衬底、第二侧墙、第一侧墙以及伪栅极的表面上形成层间介电层，平坦化所述层间介电层的顶部直至暴露出所述伪栅极的顶部。本专利技术还提供一种半导体器件，包括：半导体衬底；金属栅极叠层结构，包括依次形成于所述半导体衬底表面上的高K栅介质层和金属栅电极层；第一侧墙，覆盖在所述金属栅极叠层结构的侧壁；第二侧墙，覆盖在所述第一侧墙的外侧壁，且底部延伸至所述半导体衬底的部分侧壁上。可选的，所述第二侧墙的厚度不大于所述第一侧墙的厚度。可选的，所述第一侧墙的厚度为2nm～8nm，所述第二侧墙的厚度为2nm～6nm。可选的，所述第一侧墙和所述第二侧墙的材料分别选自氧化硅、氮化硅和氮氧化硅中的至少一种。可选的，所述半导体衬底表面上具有多个鳍片，相邻鳍片之间具有表面低于所述鳍片的器件隔离结构，所述金属栅极叠层结构至少覆盖在所述多个鳍片及相邻鳍片之间的器件隔离结构的顶部表面上，所述第二侧墙的底部延伸至所述多个鳍片及相邻鳍片之间的器件隔离结构的部分侧壁上。可选的，所述第二侧墙的底部沿所述鳍片侧壁延伸的深度为1nm～6nm，所述第二侧墙的底部沿所述器件隔离结构侧壁延伸的深度为5nm～15nm。可选的，在所述金属栅极叠层结构、第一侧墙和第二侧墙的两侧的半导体衬底中还形成有源/漏区，所述源/漏区采用离子注入工艺形成，或者采用沟槽刻蚀工艺结合外延生长工艺形成。与现有技术相比，本专利技术的技术方案具有以下有益效果：1、通过第二侧墙的底部延伸至下方的半导体衬底(包括有源区和有源区之间的器件隔离结)的部分侧壁上，从而可以避免栅极到源/漏区(S/D)间的缺陷穿通问题，避免栅极到源/漏区的漏电；2、通过第二侧墙和第一侧墙的厚度叠加，可以增加栅极到源/漏区之间的绝缘层厚度，避免栅极诱导漏电，提高器件可靠性。附图说明图1A是一种半导体器件的制造方法中的立体结构示意图；图1B是沿图1A中XX’线的剖面结构示意图；图1C是沿图1A中YY’线的剖面结构示意图；图2是本专利技术具体实施例的半导体器件的制造方法流程图；图3A是本专利技术具体实施例的半导体器件的制造方法中的立体结构示意图；图3B至图3F是沿图3A中的XX’线的剖面结构示意图；图4A至4E是沿图3A中的YY’线的剖面结构示意图。具体实施方式随着场效晶体管(fieldeffecttransistors，FETs)器件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管器件，例如鳍状场效晶体管(finfieldeffecttransistor，FinFET)器件来取代平面晶体管器件已成为目前的主流发展趋势。由于鳍状场效晶体管器件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸器件面临的漏极引发能带降低(draininducedbarrierlowering，DIBL))效应，并可以抑制短通道效应(shortchanneleffect，SCE)。再者，由于鳍状场效晶体管器件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。请参考图1A至1C，现有的鳍状场效晶体管器件的制作工艺，通常包括以下步骤：首先，请参考图1A，提供半导体衬底100，所述半导体衬底100表面上形成有多个鳍片101，相邻鳍片101之间形成有浅沟槽隔离(shallowtrenchisolation，STI)结构102，在半导体衬底100表面上，即鳍片101和STI结构102的表面上形成伪栅极叠层结构，所述伪栅极叠层结构包括栅氧化层103和多晶硅层本文档来自技高网...

【技术保护点】
1.一种半导体器件的制造方法，其特征在于，包括以下步骤：提供半导体衬底，在所述半导体衬底表面上依次形成伪栅极层和具有栅极图案的图形化掩膜层；以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀，以形成伪栅极；在所述伪栅极的侧壁上形成第一侧墙；以所述第一侧墙和所述伪栅极为掩膜，刻蚀部分厚度的所述半导体衬底；在所述第一侧墙的侧壁上以及所述第一侧墙底部的半导体衬底部分侧壁上形成第二侧墙；至少去除所述第二侧墙所围区域中的伪栅极，形成栅极开口；在所述栅极开口中依次形成高K栅介质层以及金属栅电极层，以形成金属栅极叠层结构。

【技术特征摘要】
1.一种半导体器件的制造方法，其特征在于，包括以下步骤：提供半导体衬底，在所述半导体衬底表面上依次形成伪栅极层和具有栅极图案的图形化掩膜层；以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀，以形成伪栅极；在所述伪栅极的侧壁上形成第一侧墙；以所述第一侧墙和所述伪栅极为掩膜，刻蚀部分厚度的所述半导体衬底；在所述第一侧墙的侧壁上以及所述第一侧墙底部的半导体衬底部分侧壁上形成第二侧墙；至少去除所述第二侧墙所围区域中的伪栅极，形成栅极开口；在所述栅极开口中依次形成高K栅介质层以及金属栅电极层，以形成金属栅极叠层结构。2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二侧墙的厚度不大于所述第一侧墙的厚度。3.如权利要求1或2所述的半导体器件的制造方法，其特征在于，所述第一侧墙的厚度为2nm～8nm，所述第二侧墙的厚度为2nm～6nm。4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一侧墙和所述第二侧墙的材料分别选自氧化硅、氮化硅和氮氧化硅中的至少一种。5.如权利要求1所述的半导体器件的制造方法，其特征在于，在形成第二侧墙之后或者形成所述金属栅电极层之后，对所述第二侧墙外侧的半导体衬底进行源/漏区离子注入，以形成源/漏区；或者，先对所述第二侧墙外侧的半导体衬底进行刻蚀，以形成源漏沟槽，然后在所述源/漏区沟槽中进行源/漏区半导体材料外延生长，以形成源/漏区。6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底上形成伪栅极层之前，还在所述半导体衬底表面上形成伪栅介质层；以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀时，刻蚀所述伪栅极层至所述伪栅介质层表面或者所述伪栅介质层中，或者刻蚀所述伪栅极层以及所述伪栅介质层至所述半导体衬底表面；至少去除所述第二侧墙所围区域中的伪栅极时，还去除所述伪栅介质层。7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体衬底表面上具有多个鳍片，相邻鳍片之间具有表面低于所述鳍片的器件隔离结构，形成的所述伪栅极层覆盖在所述多个鳍片和器件隔离结构上方；以所述图形化掩膜层为掩膜，至少对所述伪栅极层进行刻蚀时，在所述多个鳍片的表面上以及相邻鳍片之间的器件隔离结构的表面上剩余的伪栅极层连为一体，形成所述伪栅极。8.如权利要求7所述的半导体器件的制造方法...

【专利技术属性】
技术研发人员：张冬平，王智东，潘亚武，
申请(专利权)人：中芯国际集成电路制造天津有限公司，中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：天津,12