一种基于倒阱工艺的功率MOSFET器件制造技术

本实用新型专利技术公开了一种基于倒阱工艺的功率MOSFET器件，它包括衬底材料，所述衬底材料上覆盖有第一外延层；第一外延层上覆盖有第二外延层；体区位于第一外延层和第二外延层之间；体区的上部二侧为源区；本实用新型专利技术一方面增加了体区的结面积，从而最大限度地提升了功率VDMOS器件的EAS，且可以保持器件的阈值电压基本不变；具有实现简单、可靠性高的优点；解决了现有技术平面型功率VDMOS器件存在EAS低、已公开技术提高EAS空间小等技术问题。

【技术实现步骤摘要】
一种基于倒阱工艺的功率MOSFET器件
本技术涉及半导体功率器件领域，尤其涉及一种基于倒阱工艺的功率MOSFET器件。
技术介绍
垂直双扩散功率MOSFET（VDMOS：VerticalDouble-diffusionMetalOxideSemiconductor）器件因其具有功耗低、开关速度快、驱动能力强、负温度系数等优点，而广泛用于各种电子系统的电源模块，起着功率变换或功率转换的作用，是功率集成电路及功率集成系统的核心元器件之一。对于功率VDMOS器件，应用者最关注的无疑是器件的可靠性，特别是当VDMOS器件在高频开关（如开关电源模块）和汽车电子领域应用时，UIS（UnclampedInductiveSwitching）特性通常用来描述功率MOSFET在雪崩击穿下负载能量的能力，其量化后的特性可通过EAS(EnergyAvalancheStress)来表征，所以EAS是反映功率MOSFET器件可靠性的一个重要指标，器件的EAS越大，抗雪崩击穿越强，可靠性越高。针对传统平面型VDMOS器件，其体区杂质浓度分布的峰值一般在体区结深（Xj）的1/4位置，在体区底部杂质浓度较低，当器件带感性负载且工作在开关状态时，存在寄生三极管易于触发、雪崩击穿能量低的不足，EAS低是制约传统平面型VDMOS器件在高频开关应用的技术瓶颈之一。传统平面型VDMOS器件结构如图1所示，体区杂质浓度分布如图2所示。传统平面型VDMOS器件的体区通过高能离子注入或表面扩散掺杂并结合一定的高温推结工艺形成，由于扩散源是由器件的表面至上而下进行掺杂，其杂质浓度分布的峰值距离体区的上表面较近，通常在体区结深（Xj）的1/4位置，而体区底部及底部位置杂质浓度较低，造成由源区、体区、外延层形成的寄生三极管基区电阻较大，易于触发，从而造成EAS较低，在带感性负载的功率电子系统应用中，容易造成器件烧毁，存在严重的可靠性问题。在常规提升功率VDMOS器件EAS的措施中，一般通过提高体区掺杂浓度或增加体区的结面积来进行改善，但提高体区掺杂浓度会造成器件阈值电压变大；增加结面积会造成器件终端面积的增加，其改善空间均不大。由此可见，平面型功率VDMOS器件存在EAS低、已公开技术提高EAS空间小的技术问题。
技术实现思路
本技术要解决的技术问题是：提供一种基于倒阱工艺的功率MOSFET器件，以解决现有技术平面型功率VDMOS器件存在EAS低、已公开技术提高EAS空间小等技术问题。本技术的技术方案是：一种基于倒阱工艺的功率MOSFET器件，它包括衬底材料，其特征在于：所述衬底材料上覆盖有第一外延层；第一外延层上覆盖有第二外延层；轻掺杂第一导电类型第一外延层位于第一外延层和第二外延层之间。所述衬底材料覆盖在漏极金属层上；所述衬底材料为重掺杂第一导电类型衬底材料；第一外延层为轻掺杂第一导电类型第一外延层；第二外延层为轻掺杂第一导电类型第二外延层；重掺杂第一导电类型衬底材料覆盖于漏极金属层之上；所述轻掺杂第一导电类型第一外延层覆盖于重掺杂第一导电类型衬底材料之上；所述轻掺杂第一导电类型第二外延层覆盖于轻掺杂第一导电类型第一外延层之上。重掺杂第二导电类型埋层介于轻掺杂第一导电类型第二外延层和轻掺杂第一导电类型第一外延层之间，重掺杂第二导电类型埋层嵌入第一导电类型第一外延层和第一导电类型第二外延层内部；第二导电类型体区在轻掺杂第一导电类型第二外延层内部，第二导电类型体区的结深大于第一导电类型第二外延层的厚度；第二导电类型体区的上表面为第一导电类型第二外延层的上表面的一部分；第二导电类型体区的上表面宽度小于第二导电类型体区的下结面宽度；重掺杂第一导电类型源区在第二导电类型体区内部；重掺杂第一导电类型源区的深度小于第二导电类型体区的深度；重掺杂第一导电类型源区的上表面为第二导电类型体区的部分上表面；重掺杂第一导电类型源区的上表面与第二导电类型体区内重掺杂第一导电类型源区之间的上表面依次覆盖接触金属层、金属层和钝化介质层；所述第二导电类型体区的上表面和第二导电类型体区之间的表面，从下到上依次覆盖栅介质层、多晶硅栅介质层、ILD介质层、金属层和钝化介质层。轻掺杂第一导电类型第一外延层的厚度d1为传统VDMOS器件外延层厚度D减去氧化工艺消耗部分D1、第二导电类型体区结深D2的厚度，即：d1＝D-D1-D2；轻掺杂第一导电类型第一外延层是均匀掺杂或是从重掺杂第一导电类型衬底材料上表面到轻掺杂第一导电类型第一外延层上表面的缓变掺杂。重掺杂第二导电类型埋层位置为第二导电类型体区在轻掺杂第一导电类型第一外延层上表面的投影位置，且重掺杂第二导电类型埋层的长度大于第二导电类型体区上表面在轻掺杂第一导电类型第一外延层上表面投影的长度。第二导电类型体区由二个以上重复的结构单元组成；第二导电类型体区是通过重掺杂第二导电类型埋层在高温下扩散形成；第二导电类型体区杂质浓度的分布峰值在第二导电类型体区结深的3/4位置。它还包括第二导电类型终端PN结；所述第二导电类型终端PN结的形状、掺杂与第二导电类型体区一致；最内环包围的中间区域为器件的有源区。所述的一种基于倒阱工艺的功率MOSFET器件的制造方法，它包括：1）将轻掺杂第一导电类型第一外延层覆盖于重掺杂第一导电类型衬底材料之上；2）利用掩膜层在轻掺杂第一导电类型第一外延层的部分上表面形成重掺杂第二导电类型埋层；重掺杂第二导电类型埋层采用低能量离子注入第一导电类型的方式；3）将轻掺杂第一导电类型第二外延层覆盖于轻掺杂第一导电类型第一外延层和重掺杂第二导电类型埋层之上；4）高温推结，使得重掺杂第二导电类型埋层至下而上扩散至轻掺杂第一导电类型第二外延层的上表面，形成第二导电类型体区；第二导电类型体区采用1150℃的高温推结形成，且在推结工艺之前先在1000℃干氧氧化10分钟；5）形成栅介质层和多晶硅栅介质层；6）利用掩膜层和5）步骤中所述多晶硅栅介质层自对准形成重掺杂第一导电类型源区；7）形成ILD介质层、接触金属层、金属层和钝化介质层；8）减薄硅片背面，形成漏极金属层。在形成栅介质层和多晶硅栅介质层之前，还包括形成有源区、第二导电类型保护环及结终端区的步骤，保护环与第二导电类型埋层同时形成。步骤3中形成轻掺杂第一导电类型第二外延层的方法采用低温减压外延的方法。本技术的有益效果：本技术中的基于倒阱工艺的功率MOSFET器件，重掺杂第二导电类型埋层、轻掺杂第一导电类型第一外延层、轻掺杂第一导电类型第二外延层、杂质倒分布的第二导电类型体区可以采用常规双极工艺的制造工艺形成。由于第二导电类型体区杂质浓度分布在第二导电类型体区结深的3/4位置，一方面增大了寄生三极管基区的宽度，进而降低了寄生三极管的基区电阻；另一方面增加了体区的结面积，从而最大限度地提升了功率VDMOS器件的EAS，且可以保持器件的阈值电压基本不变；具有实现简单、可靠性高的优点；解决了现有技术平面型功率VDMOS器件存在EAS低、已公开技术提高EAS空间小等技术问题。附图说明图1为现有技术VDMOS器件结构示意图；图2为现有技术体区杂质浓度分布示意图；图3为本技术所述VDMOS器件结构示意图；图4本技术的体区杂质分布示意图；图5为本技术所述VD本文档来自技高网...

【技术保护点】
1.一种基于倒阱工艺的功率MOSFET器件，它包括衬底材料，其特征在于：所述衬底材料上覆盖有第一外延层；第一外延层上覆盖有第二外延层；轻掺杂第一导电类型第一外延层(201)位于第一外延层和第二外延层之间；所述衬底材料覆盖在漏极金属层（501）上；所述衬底材料为重掺杂第一导电类型衬底材料（101）；第一外延层为轻掺杂第一导电类型第一外延层（201）；第二外延层为轻掺杂第一导电类型第二外延层（301）；重掺杂第一导电类型衬底材料（101）覆盖于漏极金属层（501）之上；所述轻掺杂第一导电类型第一外延层（201）覆盖于重掺杂第一导电类型衬底材料（101）之上；所述轻掺杂第一导电类型第二外延层（301）覆盖于轻掺杂第一导电类型第一外延层（201）之上；轻掺杂第一导电类型第一外延层(201)的厚度d1为传统VDMOS器件外延层厚度D减去氧化工艺消耗部分D1、第二导电类型体区(3022)结深D2的厚度，即：d1＝D‑D1‑D2；轻掺杂第一导电类型第一外延层(201)是均匀掺杂或是从重掺杂第一导电类型衬底材料（101）上表面到轻掺杂第一导电类型第一外延层（201）上表面的缓变掺杂。

【技术特征摘要】
1.一种基于倒阱工艺的功率MOSFET器件，它包括衬底材料，其特征在于：所述衬底材料上覆盖有第一外延层；第一外延层上覆盖有第二外延层；轻掺杂第一导电类型第一外延层(201)位于第一外延层和第二外延层之间；所述衬底材料覆盖在漏极金属层（501）上；所述衬底材料为重掺杂第一导电类型衬底材料（101）；第一外延层为轻掺杂第一导电类型第一外延层（201）；第二外延层为轻掺杂第一导电类型第二外延层（301）；重掺杂第一导电类型衬底材料（101）覆盖于漏极金属层（501）之上；所述轻掺杂第一导电类型第一外延层（201）覆盖于重掺杂第一导电类型衬底材料（101）之上；所述轻掺杂第一导电类型第二外延层（301）覆盖于轻掺杂第一导电类型第一外延层（201）之上；轻掺杂第一导电类型第一外延层(201)的厚度d1为传统VDMOS器件外延层厚度D减去氧化工艺消耗部分D1、第二导电类型体区(3022)结深D2的厚度，即：d1＝D-D1-D2；轻掺杂第一导电类型第一外延层(201)是均匀掺杂或是从重掺杂第一导电类型衬底材料（101）上表面到轻掺杂第一导电类型第一外延层（201）上表面的缓变掺杂。2.根据权利要求1所述的一种基于倒阱工艺的功率MOSFET器件，其特征在于：重掺杂第二导电类型埋层（302）介于轻掺杂第一导电类型第二外延层（301）和轻掺杂第一导电类型第一外延层（201）之间，重掺杂第二导电类型埋层（302）嵌入第一导电类型第一外延层（201）和第一导电类型第二外延层（301）内部；第二导电类型体区（3022）在轻掺杂第一导电类型第二外延层（301）内部，第二导电类型体区（3022）的结深大于第一导电类型第二外延层（301）的厚度；第二导电类型体区（3022）的上表面为第一导电类型第二外延层（301）的上表面的一部分；第二导电类型体区（3...

【专利技术属性】
技术研发人员：唐昭焕，杨发顺，马奎，林洁馨，傅兴华，
申请(专利权)人：贵州大学，
类型：新型
国别省市：贵州,52