具有异质结和改进的沟道控制的FinFET制造技术

本公开的实施例涉及具有异质结和改进的沟道控制的FinFET。粗略地描述，一种计算机程序产品描述了具有鳍、鳍支撑部、栅极和栅极电介质的晶体管。鳍包括第一晶体半导体材料，该第一晶体半导体材料包括在第一晶体管的源极区域和该晶体管的漏极区域之间的该晶体管的沟道区域。鳍在鳍支撑部上。鳍支撑部包括与第一晶体半导体材料不同的第二晶体半导体材料。鳍的第一晶体半导体材料和鳍支撑部的第二晶体半导体材料在其间形成第一异质结。栅极、栅极电介质和/或隔离电介质可以被定位以改进沟道内的控制。

【技术实现步骤摘要】
具有异质结和改进的沟道控制的FinFET本申请是国际申请日为2014年6月26日、国际申请号为PCT/US2014/044259、进入国家阶段日为2015年10月30日、国家申请号为201480024529.5、专利技术名称为“具有异质结和改进的沟道控制的FinFET”的中国专利技术专利申请的分案申请。交叉引用本申请要求2013年06月26日提交的案卷号SYNP2336-0、美国临时申请第61/839534号的优先权，该申请通过引用整体并入于此。
本专利技术涉及半导体制造并且更具体地涉及用于具有晶体鳍和晶体鳍支撑部的FinFET的改进的栅极控制的技术。
技术介绍
随着集成电路技术继续推进到更高的密度，涉及利用栅极电极包裹的一个或多个窄沟道结构的很多晶体管类型已经变得流行。例如在D.Hisamotoetal.,IEDM,1998和N.Lindertetal.,IEEEElectronDeviceLetters,p.487,2001中描述的沟道结构通道经常被称作鳍，并且包括它们的晶体管有时被称作FinFET，因为它们的教导，该两篇文章通过引用并入于此。鳍包括通常在衬底上平行布置的半导体主体，使得它们从衬底垂直向上突出。栅极电介质层覆盖鳍的侧部和顶部，并且可以使用例如金属或多晶硅实施的栅极导体横跨鳍且在栅极电介质层之上延伸。在栅极导体的任一侧上，在鳍中实施源极区域和漏极区域。产生的FET晶体管在鳍中具有源极区域、沟道区域和漏极区域以及覆盖鳍的栅极。因为栅极导体包裹着鳍的三侧，并且因此增加了沟道的有效宽度，所以这种晶体管经常被称作多栅极晶体管。FinFET晶体管一般由在氧化硅支撑部上的硅鳍或在硅支撑部上的硅鳍制造。在氧化硅支撑部上的硅鳍的情况下，晶体硅鳍在非晶氧化硅支撑部上。非晶氧化物不影响晶体硅鳍的晶格性质。在硅支撑部上的硅鳍的情况下，鳍和硅鳍由具有相同带隙、相同晶格常数等的相同的晶体硅构成。因此FinFET晶体管在鳍和鳍支撑部中还没有由不同的晶体材料制造。这种不同的晶体材料要求两种晶体材料的晶格常数和带隙相兼容。而且具有这种不同的晶体材料的CMOS类逻辑的可行性要求两种晶体材料的晶格常数和带隙对n类型器件和p类型器件都兼容。这种问题阻碍了FinFET晶体管在鳍和鳍支撑部上由不同的晶体材料制造。用于实施FinFET晶体管的鳍可以相当窄。作为多栅极的栅极结构和鳍的窄宽度的结果，FinFET晶体管具有优异的性能特性和小的布图面积。但是即便是这种窄的鳍，由栅极控制电压产生的电场也可能在深度上受限并且可能不能充分地延伸到鳍的截面中部。在关断状态下，这导致经过鳍的中部的漏电。在导通状态下，这导致经过鳍的中部的降低的电流。鳍越宽，在鳍中部的降低了的栅极电压控制更加糟糕，这样因为鳍的中部变得离栅极更远。制造商可以通过进一步地窄化鳍而减少该问题，但是因为这种窄鳍的机械不稳定性和线条边缘的粗糙度可以导致良率损失，使该方案难以实施。不期望从接近晶体鳍支撑部的栅极产生的边缘电场来解决鳍中部的降低的栅极电压控制的问题。导体终止电场线，并且绝缘体支持电场。因为晶体鳍支撑部不是绝缘体，所以期望晶体鳍支撑部终止来自这种边缘电场的电场线。因此，需要更好的方式以改进在鳍和鳍支撑部中具有不同晶体材料的FinFET晶体管。此外，需要更好的方式以改进FinFET晶体管中的栅极控制电压。
技术实现思路
因此，出现了创建对在鳍和鳍支撑部中具有不同晶体材料的FinFET晶体管中的降低的栅极控制电压的问题的鲁棒解决方案的机会。这可能导致更好地芯片良率和更密集并且更强大的电路、部件和系统。技术的第一方面包括计算机程序产品，其包括具有存储在其上的电路的物理实现的机器可读规格的非瞬态存储器设备，该电路包括第一晶体管。机器可读规格的示例包括单元库的单元、送交制造(tapeout)以及在单元库阶段和送交制造阶段之间的中间设计规格。在一个实施例中，第一晶体管包括第一鳍、第一鳍支撑部、第一栅极和第一栅极电介质。第一鳍包括第一晶体半导体材料。第一晶体半导体材料包括在第一晶体管的源极区域和第一晶体管的漏极区域之间的第一晶体管的第一沟道区域。第一鳍在第一鳍支撑部上。第一鳍支撑部包括与第一晶体半导体材料不同的第二晶体半导体材料。第一鳍的第一晶体半导体材料和第一鳍支撑部的第二晶体半导体材料在其间形成第一异质结。第一栅极电介质具有内表面(innersurface)和连接到第一栅极的外表面(outersurface)。内表面包括(i)连接到与第一异质结相邻的第一鳍的第一部分和(ii)连接到与第一异质结相邻的第一鳍支撑部的第二部分。在一个实施例中，第一栅极电介质的第一部分具有匹配于与第一异质结相邻的第一鳍的外部表面(exteriorsurface)的内部表面(interiorsurface)，并且第一栅极电介质的第二部分具有匹配于与第一异质结相邻的第一鳍支撑部的外部表面的内部表面。在一个实施例中，第一晶体半导体材料具有第一带隙，并且第二晶体半导体材料具有比第一带隙更宽的第二带隙。在一个实施例中，电路包括第二晶体管，该第二晶体管包括第二鳍、第二鳍支撑部、第二栅极电介质和第二栅极。第二鳍包括与第一晶体半导体材料不同的第三晶体半导体材料。第三晶体半导体材料可以与第二晶体半导体材料相同或不同。第三晶体半导体材料包括在第二晶体管的源极区域和第二晶体管的漏极区域之间的第二晶体管的第二沟道区域。第二鳍在第二鳍支撑部上。第二鳍支撑部包括第二晶体半导体材料。第二鳍的第三晶体半导体材料和第二鳍支撑部的第二晶体半导体材料在其间形成第二异质结。第二栅极电介质包括：(i)连接到与第二异质结相邻的第二鳍的第一部分和(ii)连接到与第二异质结相邻的第二鳍支撑部的第二部分。第二晶体管的第二栅极连接到第二栅极电介质的第一部分，并且连接到第二栅极电介质的第二部分。第一晶体管是n型晶体管并且第二晶体管是p型晶体管。在一个实施例中，第三晶体半导体材料具有第三带隙，并且第二晶体半导体材料的第二带隙比第三带隙更宽。在一个实施例中，第一晶体管的第一沟道具有张应力并且第二晶体管的第二沟道具有压应力。在一个实施例中，在第一晶体管的导通状态和第一晶体管的关断状态下，在第一鳍中的第一电流密度幅度比在第一鳍支撑部中的第二电流密度更高。在一个实施例中，第一鳍包括在第一晶体管的导通状态下最小第一电流密度幅度的位置，该位置与第一鳍的外部相邻但是并不沿着第一异质结。技术的第二方面包括计算机程序产品，其包括具有存储在其上的电路的物理实现的机器可读规格的非瞬态存储器设备，该电路包括第一晶体管。机器可读规格的示例包括单元库的单元、送交制造以及在单元库阶段和送交制造阶段之间的中间设计规格。在一个实施例中，第一晶体管包括第一鳍、第一鳍支撑部和绝缘氧化物。第一鳍包括第一晶体半导体材料。第一晶体半导体材料包括在第一晶体管的源极区域和第一晶体管的漏极区域之间的第一晶体管的第一沟道区域。第一鳍在第一鳍支撑部上。第一鳍支撑部包括与第一晶体半导体材料不同的第二晶体半导体材料。第一鳍的第一晶体半导体材料和第一鳍支撑部的第二晶体半导体材料在其间形成第一异质结。第一绝缘氧化物沿着第一鳍支撑部的相对侧延伸并且将第一鳍支撑部与相邻的鳍支撑部电绝缘。绝缘氧化物仅被定位在第一异质结之本文档来自技高网...

【技术保护点】
1.一种制作第一晶体管和第二晶体管的方法，所述方法包括：在公共缓冲层上方外延形成第一区域和第二区域，所述第一区域由第一晶体半导体材料形成，所述第二区域由不同于所述第一晶体半导体材料的第二晶体半导体材料形成，并且所述公共缓冲层由第三晶体半导体材料形成；从所述第一区域形成第一鳍，所述第一鳍包括在所述第一晶体管的源极区域与所述第一晶体管的漏极区域之间的所述第一晶体管的第一沟道区域，所述第一鳍在第一鳍支撑部上；从所述公共缓冲层形成所述第一鳍支撑部，所述第一鳍的所述第一晶体半导体材料和所述第一鳍支撑部的所述第三晶体半导体材料在两者之间形成第一异质结；从所述第二区域形成第二鳍，所述第二鳍包括在所述第二晶体管的源极区域与所述第二晶体管的漏极区域之间的所述第二晶体管的第二沟道区域，所述第二鳍在第二鳍支撑部上；以及从所述公共缓冲层形成所述第二鳍支撑部，所述第二鳍的所述第二晶体半导体材料和所述第二鳍支撑部的所述第三晶体半导体材料在两者之间形成第二异质结。

【技术特征摘要】
2013.06.26 US 61/839,5341.一种制作第一晶体管和第二晶体管的方法，所述方法包括：在公共缓冲层上方外延形成第一区域和第二区域，所述第一区域由第一晶体半导体材料形成，所述第二区域由不同于所述第一晶体半导体材料的第二晶体半导体材料形成，并且所述公共缓冲层由第三晶体半导体材料形成；从所述第一区域形成第一鳍，所述第一鳍包括在所述第一晶体管的源极区域与所述第一晶体管的漏极区域之间的所述第一晶体管的第一沟道区域，所述第一鳍在第一鳍支撑部上；从所述公共缓冲层形成所述第一鳍支撑部，所述第一鳍的所述第一晶体半导体材料和所述第一鳍支撑部的所述第三晶体半导体材料在两者之间形成第一异质结；从所述第二区域形成第二鳍，所述第二鳍包括在所述第二晶体管的源极区域与所述第二晶体管的漏极区域之间的所述第二晶体管的第二沟道区域，所述第二鳍在第二鳍支撑部上；以及从所述公共缓冲层形成所述第二鳍支撑部，所述第二鳍的所述第二晶体半导体材料和所述第二鳍支撑部的所述第三晶体半导体材料在两者之间形成第二异质结。2.根据权利要求1所述的方法，其中所述第三晶体半导体材料是SiGeSn。3.根据权利要求2所述的方法，其中所述第三晶体半导体材料与下面的半导体层晶格匹配。4.根据权利要求3所述的方法，其中所述下面的半导体层是锗。5.根据权利要求1所述的方法，其中所述第一晶体半导体材料具有第一带隙，所述第二晶体半导体材料具有第二带隙，并且所述第三晶体半导体材料具有第三带隙，所述第三带隙比所述第一带隙和所述第二带隙宽。6.根据权利要求1所述的方法，其中所述第一鳍支撑部的所述第三晶体半导体材料在所述第一晶体管的所述第一沟道区域中引起第一应力，并且所述第二鳍支撑部的所述第三晶体半导体材料在所述第二晶体管的所述第二沟道区域中引起第二应力，所述第一应力不同于所述第二应力。7.根据权利要求6所述的方法，其中所述第一应力是张应力，并且所述第二应力是压应力。8.根据权利要求1所述的方法，其中所述第一晶体管是n型晶体管，并且所述第二晶体管是p型晶体管。9.根据权利要求1所述的方法，还包括：形成第一隔离氧化物，所述第一隔离氧化物沿着所述第一鳍支撑部的相对的侧延伸、并且将所述第一鳍支撑部与相邻的鳍支撑部电隔离，所述第一隔离氧化物仅位于所述第一异质结下方；形成第一栅极电介质，所述第一栅极电介质包括：(i)在所述第一鳍的侧面和顶部之上的第一部分，所述第一部分保形地覆盖所述第一鳍并且具有第一厚度，和(ii)第二部分，所述第二部分保形地覆盖所述第一异质结与所述隔离氧化物之间的所述第一鳍支撑部、并且具有在所述第一厚度的±1nm内的厚度；以及形成第一栅极，所述第一栅极保形地覆盖所述第一栅极电介质的所述第一部分和所述第二部分。10.一种结构，包括：多个第一平行鳍，由第一晶体半导体材料形成，所述多个第一平行鳍在由第二晶体...

【专利技术属性】
技术研发人员：V·莫洛兹，S·L·史密斯，吕强，
申请(专利权)人：美商新思科技有限公司，
类型：发明
国别省市：美国,US