改善半导体结构的翘曲的方法技术

本发明专利技术提供一种改善半导体结构的翘曲的方法，包括以下步骤：判断半导体结构的翘曲情况；在判断为所述半导体结构发生朝所述半导体的器件面凸起的阴性翘曲时，在所述半导体结构的背面沉积负应力膜；在判断为所述半导体结构发生朝所述半导体的背面凸起的阳性翘曲时，在所述半导体结构的背面沉积正应力膜。本发明专利技术提供的改善半导体结构的翘曲的方法，通过在半导体结构的背面设置与半导体的翘曲情况相对应的应力膜，改善了半导体结构翘曲情况。

Method for improving warpage of semiconductor structure

The invention provides a method for improving warpage of semiconductor structure, which includes the following steps: judging warpage of semiconductor structure; depositing negative stress film on the back of the semiconductor structure when judging negative warping of the semiconductor structure toward the device surface of the semiconductor; and judging as the semi-conductor. A positive stress film is deposited on the back of the semiconductor structure when a positive warping of the bulk structure occurs toward the back of the semiconductor structure. The method for improving the warpage of semiconductor structure provided by the invention improves the warpage of semiconductor structure by setting stress film corresponding to the warpage of semiconductor on the back of the semiconductor structure.

【技术实现步骤摘要】
改善半导体结构的翘曲的方法
本专利技术主要涉及一种改善半导体结构的翘曲的方法，尤其涉及一种能够较好的利用现有半导体制作工艺的改善半导体结构翘曲的方法。
技术介绍
随着对高度集成电子装置的持续重视，对以更高的速度和更低的功率运行并具有增大的器件密度的半导体存储器件存在持续的需求。为达到这一目的，已经发展了具有更小尺寸的器件和具有以水平和垂直阵列布置的晶体管单元的多层器件。三维存储器是业界所研发的一种新兴的闪存类型，通过垂直堆叠多层数据存储单元来解决2D或者平面NAND闪存带来的限制，其具备卓越的精度，支持在更小的空间内容纳更高的存储容量，可打造出存储容量比同类NAND技术高达数倍的存储设备，进而有效降低成本和能耗，能全面满足众多消费类移动设备和要求最严苛的企业部署的需求。由于三维存储器片具有较多深度较大的沟道孔，在沟道孔的侧壁和底部需要制作特定的结构，因此三维存储器的晶圆在生产过程中较容易发生翘曲。具体的，在制作三维存储器的过程中，需要进行多个高温步骤(ThermalProcess)。在这些高温步骤的进行过程中以及在这些高温步骤结束后，三维存储器所在的晶圆因为不同材质之间的膨胀系数不同等原因可能会发生翘曲。这样的翘曲既可能是朝半导体结构的器件面凸起的阴性翘曲，也可能是朝半导体结构的背面凸起的阳性翘曲。不论是阴性还是阳性的翘曲都会严重的影响后道工序，降低半导体产品的良率和性能。因此有必要提供一种能够在三维存储器的晶圆等半导体结构产生翘曲后较为有效的改善翘曲程度的方法。
技术实现思路
本专利技术要解决的技术问题包括提供一种能够在三维存储器的晶圆等半导体结构产生翘曲后较为有效的改善翘曲程度的方法。为解决上述技术问题，本专利技术提供了一种改善半导体结构的翘曲的方法，包括以下步骤：判断半导体结构的翘曲情况；在判断为该半导体结构发生朝该半导体结构的器件面凸起的阴性翘曲时，在该半导体结构的背面形成负应力膜；在判断为该半导体结构发生朝该半导体结构的背面凸起的阳性翘曲时，在该半导体结构的背面形成正应力膜。在本专利技术的至少一个实施例中，该负应力膜的材质是二氧化硅、多晶硅或其混合物。在本专利技术的至少一个实施例中，该正应力膜的材质是氮化硅。在本专利技术的至少一个实施例中，在该半导体结构的背面形成负应力膜或正应力膜的方法是：在该半导体结构的制作过程中对该半导体结构的正面进行平坦化的步骤前，以沉积的方法在该半导体结构的两面沉积负应力膜或正应力膜；以该平坦化步骤去除该半导体结构的器件面的负应力膜或正应力膜。在本专利技术的至少一个实施例中，沉积该负应力膜的速度的上限是150埃每秒或200埃每秒，沉积该负应力膜的速度的下限是1埃每秒或2埃每秒；沉积该负应力膜的温度的上限是850摄氏度或800摄氏度，沉积该负应力膜的温度的下限是350摄氏度或450摄氏度。在本专利技术的至少一个实施例中，该半导体结构为用于制作三维存储器的晶圆；该晶圆包括衬底，形成在该衬底上的绝缘叠层，沿垂直于该衬底的方向贯穿该绝缘叠层的沟道孔，形成在该沟道孔内的电荷存储层，形成在该沟道孔内和该晶圆的远离该衬底的表面的半导体通道材料，以及填充该沟道孔并覆盖该半导体通道材料的隔离材料。在本专利技术的至少一个实施例中，改善半导体结构的翘曲的方法还包括以下步骤：根据该晶圆的翘曲情况，在该晶圆的两面形成第一负应力膜或第一正应力膜；平坦化去除该晶圆的远离该衬底的表面的第一负应力膜或第一正应力膜、形成于该晶圆的远离该衬底的表面的半导体通道材料和覆盖形成于该晶圆的远离该衬底的表面的半导体通道材料的隔离材料。在本专利技术的至少一个实施例中，在该平坦化去除该晶圆的远离该衬底的表面的第一负应力膜或第一正应力膜、位于该沟道孔外的隔离材料和位于该沟道孔外的半导体通道材料的步骤之后，还包括如下步骤：去除该沟道孔内远离该衬底的一端的隔离材料，形成凹陷结构；填充该凹陷结构形成与该沟道孔内的半导体通道材料接触的插塞层；在该插塞层和第一负应力膜或第一正应力膜上形成第二负应力膜或第二正应力膜；平坦化去除位于该沟道孔外的该插塞层及该插塞层上的第二负应力膜或第二正应力膜。在本专利技术的至少一个实施例中，该半导体结构为用于制作三维存储器的晶圆；该晶圆包括衬底，形成在该衬底上的绝缘叠层，沿垂直于该衬底的方向贯穿该绝缘叠层的沟道孔，形成在该沟道孔内的电荷存储层、半导体通道层和隔离层，以及形成在该沟道孔的远离该衬底的一端内和该晶圆的远离该衬底的表面的插塞层，该插塞层与该半导体通道层连通。在本专利技术的至少一个实施例中，根据该晶圆的翘曲情况，在该晶圆的两面形成负应力膜或正应力膜，平坦化去除该晶圆的远离该衬底的表面的负应力膜或正应力膜和插塞层。本专利技术提供的改善半导体结构的翘曲的方法，通过在半导体结构的背面设置与半导体的翘曲情况相对应的应力膜，能够通过应力膜产生的应力，有效的改善半导体结构的翘曲情况。附图说明图1是本专利技术的一个实施例的流程图；图2是本专利技术的一个实施例中在半导体结构上形成沟道孔后半导体结构的剖面结构示意图；图3是本专利技术的一个实施例中形成沟道孔叠层后的半导体结构的剖面结构示意图；图4是本专利技术的一个实施例中对沟道孔底部进行蚀刻后半导体结构的剖面结构示意图；图5是本专利技术的一个实施例中对形成沟道层和隔离层后半导体结构的剖面结构示意图；图6是本专利技术的一个实施例中形成了应力膜后半导体结构的剖面结构示意图；图7是本专利技术的一个实施例中化学机械研磨完成后半导体结构的剖面结构示意图；图8是本专利技术的另一个实施例中对填充沟道孔过程中产生的氧化硅层进行化学机械研磨后半导体结构的剖面结构示意图；图9是本专利技术的另一个实施例中对沟道孔顶部回刻区域进行填充后的半导体结构的剖面结构示意图；图10是本专利技术的另一个实施例中形成了应力膜后半导体的剖面结构示意图；图11是本专利技术的另一个实施例中第一填充层进行平坦化后半导体结构的剖面结构示意图；图12是本专利技术的又一个实施例中再次形成了应力膜后半导体结构的剖面结构示意图；图13是本专利技术的又一个实施例中化学机械研磨完成后半导体结构的剖面结构示意图。附图标记说明1-衬底；2-沟道孔；20-硅层；21-电荷阻挡层；22-电荷捕获层；23-隧道绝缘层；24-第一保护层；24a-半导体通道层；24b-顶面半导体材料25-第二保护层；25a-隔离层；25b-顶面隔离材料；26-开口；270-凹陷结构；27-插塞层；27a-插塞3-绝缘叠层；4-电荷存储层；41-第一电荷存储层；42-第二电荷存储层；43-第三电荷存储层；5-第一绝缘层；6-第二绝缘层；7-第一应力膜；8-第二应力膜。具体实施方式为了让本专利技术的上述目的、特征和优点能更明显易懂，以下结合附图对本专利技术的具体实施方式作详细说明。在下面的描述中阐述了很多具体细节以便于充分理解本专利技术，但是本专利技术还可以采用其它不同于在此描述的其它方式来实施，因此本专利技术不受下面公开的具体实施例的限制。如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。首先参考图1对本专利技术提供的改善半导体结构的翘曲的方法的本文档来自技高网...

【技术保护点】
1.一种改善半导体结构的翘曲的方法，包括以下步骤：判断半导体结构的翘曲情况；在判断为所述半导体结构发生朝所述半导体结构的器件面凸起的阴性翘曲时，在所述半导体结构的背面形成负应力膜；在判断为所述半导体结构发生朝所述半导体结构的背面凸起的阳性翘曲时，在所述半导体结构的背面形成正应力膜。

【技术特征摘要】
1.一种改善半导体结构的翘曲的方法，包括以下步骤：判断半导体结构的翘曲情况；在判断为所述半导体结构发生朝所述半导体结构的器件面凸起的阴性翘曲时，在所述半导体结构的背面形成负应力膜；在判断为所述半导体结构发生朝所述半导体结构的背面凸起的阳性翘曲时，在所述半导体结构的背面形成正应力膜。2.根据权利要求1所述的改善半导体结构的翘曲的方法，其特征在于：所述负应力膜的材质是二氧化硅、多晶硅或其混合物。3.根据权利要求1或2所述的改善半导体结构的翘曲的方法，其特征在于：所述正应力膜的材质是氮化硅。4.根据权利要求1所述的改善半导体结构的翘曲的方法，其特征在于，在所述半导体结构的背面形成负应力膜或正应力膜的方法是：在所述半导体结构的制作过程中对所述半导体结构的正面进行平坦化的步骤前，以沉积的方法在所述半导体结构的两面沉积负应力膜或正应力膜；以所述平坦化步骤去除所述半导体结构的器件面的负应力膜或正应力膜。5.根据权利要求4所述的改善半导体结构的翘曲的方法，其特征在于：沉积所述负应力膜的速度的上限是150埃每秒或200埃每秒，沉积所述负应力膜的速度的下限是1埃每秒或2埃每秒；沉积所述负应力膜的温度的上限是850摄氏度或800摄氏度，沉积所述负应力膜的温度的下限是350摄氏度或450摄氏度。6.根据权利要求1所述的改善半导体结构的翘曲的方法，其特征在于：所述半导体结构为用于制作三维存储器的晶圆；所述晶圆包括衬底，形成在所述衬底上的绝缘叠层，沿垂直于所述衬底的方向贯穿所述绝缘叠层的沟道孔，形成在所述沟道孔内的电荷存储层，形成在所述沟道孔内和所述晶圆的远离所述衬底的表面的半导体通道材料，以及填充所述沟道孔并覆盖所述半导体通道材料的隔离材料。7.根据权利...

【专利技术属性】
技术研发人员：张坤，刘藩东，华文宇，黄波，夏志良，
申请(专利权)人：长江存储科技有限责任公司，
类型：发明
国别省市：湖北,42