半导体器件的制备方法技术

本发明专利技术揭示了一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底上形成有多个结构，相邻的所述结构之间具有凹槽，所述结构包括栅极部分和位于所述栅极部分上的第一掩膜层；在所述凹槽中填充第一电介质层；至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域；形成第二电介质层，所述第二电介质层覆盖所述第一掩膜层和第一电介质层；进行选择性刻蚀，去除部分所述第一电介质层和部分所述第二电介质层。本发明专利技术提供的方法可以增加接触孔的可靠性，从而提高器件的性能。

Preparation of semiconductor devices

The invention discloses a preparation method of a semiconductor device, including: providing a semiconductor substrate, forming a plurality of structures on the semiconductor substrate, having a groove between adjacent structures, the structure including a grid portion and a first mask layer located on the grid portion, and filling a first dielectric in the groove. A second dielectric layer is formed, and the second dielectric layer covers the first mask layer and the first dielectric layer; selective etching is performed to remove the first and the first dielectric layer. The first dielectric layer and part of the second dielectric layer are partially described. The method provided by the invention can increase the reliability of the contact hole, thereby improving the performance of the device.

【技术实现步骤摘要】
半导体器件的制备方法
本专利技术涉及半导体制造
，特别是涉及一种半导体器件的制备方法。
技术介绍
半导体行业的目标之一是缩小半导体器件的尺寸。为实现这个目标，半导体器件的各个部分的关键尺寸(CriticalDimension,简称CD)越来越小，例如栅极的关键尺寸、接触孔(contact)的关键尺寸等都越来越小。然而，当接触孔的关键尺寸减小到一定尺寸时，会出现接触孔不能完全打开或栅极漏电等问题，影响器件的可靠性以及性能。
技术实现思路
本专利技术的目的在于，提供一种半导体器件的制备方法，可以增加接触孔的可靠性，从而提高器件的性能。为解决上述技术问题，本专利技术提供一种半导体器件的制备方法，包括：提供半导体衬底，所述半导体衬底上形成有多个结构，相邻的所述结构之间具有凹槽，所述结构包括栅极部分和位于所述栅极部分上的第一掩膜层；在所述凹槽中填充第一电介质层；至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域；形成第二电介质层，所述第二电介质层覆盖所述第一掩膜层和第一电介质层；以及进行选择性刻蚀，去除部分所述第一电介质层和部分所述第二电介质层。进一步的，在所述半导体器件的制备方法中，采用研磨工艺对所述第一电介质层和第一掩膜层进行研磨，其中，所述第一掩膜层的研磨速率大于所述第一电介质层的研磨速率。进一步的，在所述半导体器件的制备方法中，所述研磨工艺的压力大于等于2psi。进一步的，在所述半导体器件的制备方法中，所述第一掩膜层的研磨速率大于所述第一电介质层的研磨速率的2倍。进一步的，在所述半导体器件的制备方法中，在所述凹槽中填充第一电介质层的步骤中，还在所述第一掩膜层上覆盖所述第一电介质层。进一步的，在所述半导体器件的制备方法中，在去除部分厚度的所述第一掩膜层之前，进行预研磨，暴露出所述第一掩膜层。进一步的，在所述半导体器件的制备方法中，在去除部分厚度的所述第一掩膜层之前，采用干法刻蚀工艺，将所述第一掩膜层上覆盖所述第一电介质层减薄至一预定厚度。进一步的，在所述半导体器件的制备方法中，所述预定厚度为进一步的，在所述半导体器件的制备方法中，所述预研磨工艺的压力小于2psi。进一步的，在所述半导体器件的制备方法中，在去除部分厚度的所述第一掩膜层之前，所述第一掩膜层的厚度为进一步的，在所述半导体器件的制备方法中，在去除部分厚度的所述第一掩膜层之后，在去除部分厚度的所述第一掩膜层之后，所述第一掩膜层边缘区域比所述第一掩膜层顶部中央区域高进一步的，在所述半导体器件的制备方法中，在去除部分厚度的所述第一掩膜层之后，所述第一掩膜层边缘区域的剩余厚度大于等于进一步的，在所述半导体器件的制备方法中，所述第一掩膜层的材料为氮化硅。进一步的，在所述半导体器件的制备方法中，所述第一电介质层的材料为氧化物。进一步的，在所述半导体器件的制备方法中，采用流体化学气相沉积工艺或旋涂工艺形成所述第一电介质层。进一步的，在所述半导体器件的制备方法中，所述栅极部分包括自下至上依次层叠的浮栅、栅间介质层以及控制栅。进一步的，在所述半导体器件的制备方法中，采用等离子体增强化学气相沉积法或高密度电浆法沉积法形成所述第二电介质层。进一步的，在所述半导体器件的制备方法中，所述第二电介质层的材料为氧化物。进一步的，在所述半导体器件的制备方法中，进行选择性刻蚀的步骤包括：在所述第二电介质层上形成图形化的第二掩膜层；以所述第二掩膜层为掩膜进行刻蚀，去除部分所述第一电介质层和部分所述第二电介质层。进一步的，在所述半导体器件的制备方法中，在所述第二电介质层和第二掩膜层之间，自下至上还形成有硬掩膜层和抗反射层。进一步的，在所述半导体器件的制备方法中，所述硬掩膜层的材料为碳。进一步的，在所述半导体器件的制备方法中，所述半导体衬底包括有源区，经过选择性刻蚀后，暴露出部分所述有源区。与现有技术相比，本专利技术提供的半导体器件的制备方法具有以下优点：在本专利技术提供的半导体器件的制备方法中，至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域，在进行选择性刻蚀时，所述第一掩膜层顶部的边缘区域比所述第一掩膜层顶部的中间区域的刻蚀速度快，所述第一掩膜层顶部边缘区域的较高的厚度可以补偿较快的刻蚀速度带来的刻蚀损失，在保证接触孔完全打开的同时，可以避免所述栅极部分上顶角被暴露，可以增加接触孔的可靠性，从而提高器件的性能。并且，所述第一掩膜层顶部边缘区域的较高的厚度可以补偿较快的刻蚀速度带来的刻蚀损失，可以使得所述第一掩膜层顶部边缘具有利于填充的弧度，在后续填充导电材料以形成导电插塞时，有利于导电材料的填充。此外，还可以保证所述第一掩膜层215具有足够多的剩余厚度。附图说明图1-图5为一种半导体器件在制备过程中的结构示意图；图6为本专利技术一实施例的半导体器件的制备方法的流程图；图7-图15为本专利技术一实施例的半导体器件在制备过程中的结构示意图。具体实施方式图1-图5为一种半导体器件在制备过程中的结构示意图。图1为结构的俯视图，在图1中清楚地显示结构，省略了电介质层、掩膜层和刻蚀停止层。图2为图1沿AA’线的剖面图，图3为图1沿BB’线的剖面图。参考图1至图3，半导体衬底100包括有源区101以及隔离区102，半导体衬底100上形成有栅极部分110，所述栅极部分110上形成有第一掩膜层111。电介质层120覆盖第一掩膜层111和半导体衬底100，在所述电介质层120上形成图形化的第二掩膜层130。当以第二掩膜层130为掩膜进行刻蚀时，会出现图4和图5两种情况，其中，图4和图5为图1的结构进行刻蚀后沿BB”线的剖面图。如图4所示，由于接触孔121深宽比较大，如果刻蚀不足，底部的所述电介质层120和刻蚀停止层112不能去除干净，接触孔(contact)121内会残留部分所述电介质层120，在接触孔121内填充导电插塞后，导电插塞无法将有源区101电性引出；如图5所示，如果刻蚀过量，第一掩膜层111会过多的去除，特别是所述栅极部分110上顶角的第一掩膜层111被去除，使得所述栅极部分110上顶角(a区域)被暴露，在接触孔121内填充导电插塞后，导电插塞和栅极部分110串联漏电。专利技术人进行研究发现，当以第二掩膜层130为掩膜进行刻蚀时，第一掩膜层111顶部的边缘区域(a区域)比第一掩膜层111顶部的中间区域的刻蚀速度快，使得所述栅极部分110上顶角(a区域)被暴露。专利技术人进一步研究发现，如果在刻蚀之前，使得所述第一掩膜层111顶部边缘区域高于所述第一掩膜层111顶部中间区域，则可以补偿在刻蚀时第一掩膜层111顶部的边缘区域的过多刻蚀损失，使得所述栅极部分110上顶角(a区域)不会被暴露。根据上述研究，专利技术人提供一种半导体器件的制备方法，如图6所示，包括：步骤S11、提供半导体衬底，所述半导体衬底上形成有多个结构，相邻的所述结构之间具有凹槽，所述结构包括栅极部分和位于所述栅极部分上的第一掩膜层；步骤S12、在所述凹槽中填充第一电介质层；步骤S13、至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域；步骤S14、形成第二电介质层，所述第二电介质层覆盖所述第一掩本文档来自技高网...

【技术保护点】
1.一种半导体器件的制备方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上形成有多个结构，相邻的所述结构之间具有凹槽，所述结构包括栅极部分和位于所述栅极部分上的第一掩膜层；在所述凹槽中填充第一电介质层；至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域；形成第二电介质层，所述第二电介质层覆盖所述第一掩膜层和第一电介质层；以及进行选择性刻蚀，去除部分所述第一电介质层和部分所述第二电介质层。

【技术特征摘要】
1.一种半导体器件的制备方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上形成有多个结构，相邻的所述结构之间具有凹槽，所述结构包括栅极部分和位于所述栅极部分上的第一掩膜层；在所述凹槽中填充第一电介质层；至少去除所述第一掩膜层顶部中间区域的部分厚度，所述第一掩膜层顶部边缘区域高于所述第一掩膜层顶部中央区域；形成第二电介质层，所述第二电介质层覆盖所述第一掩膜层和第一电介质层；以及进行选择性刻蚀，去除部分所述第一电介质层和部分所述第二电介质层。2.如权利要求1所述的半导体器件的制备方法，其特征在于，采用研磨工艺对所述第一电介质层和第一掩膜层进行研磨，其中，所述第一掩膜层的研磨速率大于所述第一电介质层的研磨速率。3.如权利要求2所述的半导体器件的制备方法，其特征在于，所述研磨工艺的压力大于等于2psi。4.如权利要求2所述的半导体器件的制备方法，其特征在于，所述第一掩膜层的研磨速率大于所述第一电介质层的研磨速率的2倍。5.如权利要求1至4中任意一项所述的半导体器件的制备方法，其特征在于，在所述凹槽中填充第一电介质层的步骤中，还在所述第一掩膜层上覆盖所述第一电介质层。6.如权利要求5所述的半导体器件的制备方法，其特征在于，在去除部分厚度的所述第一掩膜层之前，进行预研磨，暴露出所述第一掩膜层。7.如权利要求6所述的半导体器件的制备方法，其特征在于，所述预研磨工艺的压力小于2psi。8.如权利要求5所述的半导体器件的制备方法，其特征在于，在去除部分厚度的所述第一掩膜层之前，采用干法刻蚀工艺，将所述第一掩膜层上覆盖所述第一电介质层减薄至一预定厚度。9.如权利要求8所述的半导体器件的制备方法，其特征在于，所述预定厚度为10.如权利要求1至4中任意一项所述的半导体器件的制备方法，其特征在于，在去除部分厚度的所...

【专利技术属性】
技术研发人员：郑二虎，方振，
申请(专利权)人：中芯国际集成电路制造上海有限公司，中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：上海,31